FPGAでVerilogHDLを使ってから何年か立つ。
Verilog HDLとSTARC RTL 設計スタイルガイドの教育と、
実業で生きているコードの検査を担当してきた。
slideshare top 10
https://qiita.com/kaizen_nagoya/items/2035b961adad19b74c17
自分のSlideshareに掲載した資料で、一番viewsが多いのはVerilog HDLの記事。上位１０本のうち５本がVerilog HDL
実業で生きているコードを自分では書いていない。
それでも、実業で生きているコードをスタイルガイドのチェッカにかけて、
警告がでたもののうち、何を治すとよくて、何はそのままでよくて、
直した結果の速度、大きさ、保守性などについては、報告を書く。
VerilogHDLで困った案件があれば、ご相談ください。
VHDLもチェッカにかけて、Reviewに参加する読解力あります。
FPGA
そろそろプログラマーもFPGAを触ってみよう！
https://qiita.com/kazunori279/items/a9e97a4463cab7dda8b9
フィボナッチをFPGAで書いてみた
https://qiita.com/kazunori279/items/70030eaa08fe632b6b49
FPGA開発環境をクラウド化した話
https://qiita.com/kazunori279/items/502419527fab7c6b45ae
インテルが求める「FPGAアプリケーションエンジニア」とはこんな人
https://qiita.com/kazunori279/items/48e86cadd12fab2b68e7
インテル、ISCA 2015でXeon＋FPGAの詳細を公開
https://qiita.com/kazunori279/items/3731e51c2987acb860ff
FPGAエクストリーム・コンピューティング第6回が終わりました #fpgax
https://qiita.com/kazunori279/items/cbd8292b454027241ce4
Altera Nios II＋WIZnet W5300でTCPが動くまで
https://qiita.com/kazunori279/items/287f956009fe022f1e33
XilinxがIBM POWER8とFPGAをつなげてKVS作った話
https://qiita.com/kazunori279/items/5668350ef6273d21ecf7
マイクロソフトはどうやってBingをFPGAで実装したか
https://qiita.com/kazunori279/items/6f517648e8a408254a50
Fluentd対応MIDIキーボードを作ってみた
https://qiita.com/kazunori279/items/208e1526367426b39bbb
FPGA覚書
https://qiita.com/ftakao2007/items/627d185042cf43ce2276
FPGAでTD4（４bitCPU）を作ってみた
https://qiita.com/oskimura/items/83b0173bd11ef773ea84
FPGA未経験者がDE0-Nanoを初めて動かす際にハマりそうなポイントhttps://qiita.com/ka9e/items/ee14cda252d857facb0f
複数のFPGAを用いてシステム構築を行う際の性能劣化
https://qiita.com/moricy/items/c50d0debb9d3c8d33e7c
Verilog HDL
Verilog HDLによる順序回路の設計(授業用)
https://qiita.com/rikitoro@github/items/b518a1cce062419506a6
Verilog HDLでのノンブロッキング代入とブロッキング代入の動作の違い (授業用)
https://qiita.com/rikitoro@github/items/a2a9c9eadfda878cce69
Verilog HDLによる論理回路のモジュール設計(授業用)
https://qiita.com/rikitoro@github/items/ab3a734b4e19df0ad19f
Verilog HDLでの回路記述で用いる数値表現と演算子 (授業用)
https://qiita.com/iyselee07/items/86ba7763b547d93c7406
Verilogでシリアル通信入力
【Verilog HDL】同期回路は徹底的に同期せよ
https://qiita.com/iyselee07/items/86ba7763b547d93c7406
Verilogでシリアル通信入力
https://qiita.com/cyebu1103/items/b72eed2e0f50b843ae21
Verilogで外部テキストファイル読み込み
https://qiita.com/cyebu1103/items/b054cdcf9e014f332edd
System Verilog
VerilogのテストにPython製フレームワーク「cocotb」を使う。
https://qiita.com/tethys_seesaa/items/99504dede7657f1619ce
時間表示のフォーマッティング
https://qiita.com/triggerfish/items/8d5bad12d68d92605c7b
[SystemVerilog]Jenkinsを利用したUVMテスト環境の構築
https://qiita.com/tethys_seesaa/items/e396f04c2a32af3a4d75
[SystemVerilog]svlibの紹介
https://qiita.com/tethys_seesaa/items/f4d10976677cdc8a63c0
[SystemVerilog]Sublime Text 3で簡単なSyntaxチェック
https://qiita.com/tethys_seesaa/items/1676b19e7f276e94f826
[SystemVerilog]既存のモジュールを無理矢理UVMのフローに載せてみる。
https://qiita.com/tethys_seesaa/items/8bc05346a2d487895834
[SystemVerilog]interfaceを入れてuvm_driverに似た何かを作る。
https://qiita.com/tethys_seesaa/items/3f41d4780bdbf4a6f6b3
[SystemVerilog]uvm_driverを作成する。
https://qiita.com/tethys_seesaa/items/2620f8b635bc351f6fbb
STARC RTL設計スタイルガイド
RTL設計スタイルガイド Verilog HDL編(System Verilog対応版）
https://qiita.com/kaizen_nagoya/items/4c02f1575db1f28310a7
参考文献
「RTL設計スタイルガイド VHDL編/Verilog HDL編（電子版）
http://www.hdlab.co.jp/web/a050consulting/b030styleguide/
文書履歴(document history)
ver. 0.10 初稿 20180722
ver. 0.11 参考文献 20180814
ver. 0.12 VHDLについて加筆 20190527
ver. 0.13 slideshare追記 20201228
ver. 0.20 編集しなおし。別の記事の下書きになっていた。
ver. 0.21 ありがとう追記 20230521
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＜この記事は個人の過去の経験に基づく個人の感想です。現在所属する組織、業務とは関係がありません。＞