プログラマが知っているとよい設計指針（4）STARC RTL 設計スタイルガイド

プログラマが知っているとよい設計指針（4）STARC RTL 設計スタイルガイド

<この項は書きかけです。順次追記します。>
This article is not completed. I will add some words in order.

STARC RTL 設計スタイルガイドには、Verilog-HDL編とVHDL編がある。

RTL設計スタイルガイド Verilog HDL編(System Verilog対応版）

では、次の３つを特徴とした。

Verilog HDL 特徴1 begin end(like Pascal)

Verilog HDL 特徴2 Preprocessor (like C language)

Verilog HDL 特徴3 simulation direction

ソフトウェアのプログラマが、HDLから学ぶとよいのは、

１　空間と時間の制約をはっきりと意識すること

処理時間が足りなければ、あらかじめ計算しておけるところは計算結果を空間的に持つことにより、時間と空間の変換をする手法をいくつも持っているとよい。

２　単純さをどう維持するか

複雑になればなるほど、試験が困難になり、相互作用が多ければ多いほど、試験規模は大規模になる。

できるだけ単純に、すれば、見通しもよくなる。

３　試験容易性

単純であるためには、どう試験するかを設計することが大切である。
設計してから試験するというのは無駄を増やしているだけかも。

＜この記事は個人の過去の経験に基づく個人の感想です。現在所属する組織、業務とは関係がありません。＞

参考資料

人生で影響を受けた本100冊。Youtube(3)

RTL設計スタイルガイド Verilog HDL編

補足資料（Additions）

2023 Countdown Calendar 主催・参加一覧
https://qiita.com/kaizen_nagoya/items/c4c2f08ac97f38d08543

CountDownCalendar月間　いいねをいただいた記事群　views　順
https://qiita.com/kaizen_nagoya/items/583c5cbc225dac23398a

＜この記事は個人の過去の経験に基づく個人の感想です。現在所属する組織、業務とは関係がありません。＞
This article is an individual impression based on the individual's experience. It has nothing to do with the organization or business to which I currently belong.

文書履歴(document history)

ver. 0.01 初稿 　20190120

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