SI5351A クロックジェネレータ周波数設定ツール
SI5351A クロックジェネレータ周波数設定ツール 概要 SI5351Aクロックジェネレータチップを設定するためのPythonベースのコマンドラインツールを作成しました。SI5351Aは、高精...
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AXIバス設計ガイド 第13回 AXI4バス・テストベンチのバイトアクセス検証機能
目次 1. 概要 2. 従来手法の問題点 3. 新しい検証手法：バイトアクセス検証 3.1 検証の流れ 3.2 実装された機能 3.3 検証の利点 4. 技術的な実装ポイント 5. まとめ 6....
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AXIバス設計ガイド 第8回 AXI4バス・テストベンチの本質要素抽象化設計
目次 1. はじめに 2. 本質要素抽象化の設計方針 2.1 パラメータ設定系 2.2 ハードウェア制御系 2.2.1 ハードウェア制御系 - Sample Code 2.3 テストデータ生成・...
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AXIバス設計ガイド 第４回 ペイロードがN倍に増えるパイプラインAXIリードアドレスチャネルの模擬
目次 1. はじめに 2. 動作原理 2.1 ペイロード増幅とは 2.2 通常のReadyのシーケンス 2.3 Payloadが４つに増える場合のシーケンス パイプライン構成 3. コード 3....
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AXIバス設計ガイド 第３回 パイプライン動作を確認するテストベンチ
目次 1. はじめに 2. テストベンチの設計方針 2.1 テスト記述の構成 2.2 テストパターン生成回路 2.3 下流側Ready制御回路 2.4 テスト結果確認回路 2.5 シーケンス確認...
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AXIバスのパイプライン回路の設計ガイド ～ ルール１.シーケンスチャート記述
目次 AXIバスのパイプライン回路の設計ガイド ～ ルール１.シーケンスチャート記述 目次 1. 概要 2. 基本ルール 2.1 記述の目的 2.2 記述の原則 3. 記述形式 3.1 基本構造...
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AXIバスのパイプライン回路の設計ガイド ～ ルール２.デルタ遅延問題の回避
目次 AXIバスのパイプライン回路の設計ガイド ～ ルール２.デルタ遅延問題の回避 目次 1. デルタ遅延とは 2. デルタ遅延問題の一般的な例 2.1 例1: 複数のinitial文での信号競...
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AXIバス設計ガイド 第１回 パイプラインの動作原理
目次 1. はじめに 2. パイプラインの動作原理 2.1 基本的な考え方 2.2 Ready/Validハンドシェイク 2.3 ストール動作 2.4 バブル動作 3. パイプライン構造 3.1...
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AXIバス設計ガイド 第7回 AXI4仕様のシンプルデュアルポートRAM
目次 1. はじめに 2. 仕様 2.1 パイプライン構成 2.2 ポート定義 2.3 バースト制御 2.4 ID 2.5 デュアルポートRAM 3. コード 3.1 DUTのコード 3.2 テ...
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AXIバス設計ガイド 第６回 統合ステート管理によるリードライトパイプラインの実装
目次 1. はじめに 2. 動作原理 2.1 リードライトの合流シナリオ 2.2 優先順位の調停シナリオ 3. リードライトが合流するパイプライン 3.1 Readパイプライン（第４回のコードよ...
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AXIバス設計ガイド 第２回 Ready信号とデータにFFを１段挿入する回路
目次 1. はじめに 2. 動作原理 2.1 Readyのシーケンス 2.2 FF挿入による遅延 3. コード 4. 総当たり探索法 ライセンス 1. はじめに このドキュメントはAIに読み込ま...
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AXIバス設計ガイド 第10回 AXI4仕様のシンプルシングルポートRAM
目次 1. はじめに 2. 仕様 2.1 パイプライン構成 2.2 ポート定義 2.3 バースト制御 2.4 ID 2.5 シングルポートRAM 3. コード 3.1 DUTのコード 3.2 テ...
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AXIバス設計ガイド 第11回 AXI4バス・テストベンチの拡張ストローブ制御
目次 1. はじめに 2. 拡張ストローブ制御の概要 2.1 従来の実装の制限 2.2 拡張の目的と効果 3. 乱数発生の関数の仕組みと使用 3.1 重み付き乱数選択の仕組み 3.2 ストローブ...
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AXIバス設計ガイド 第9回 AXI4バス・テストベンチの機能分類
目次 1. はじめに 2. 機能分類によるファイル分割の設計方針 2.1 ファイル分割の基本方針 2.2 分割ファイルの名称と役割 3. 実行時に発生した問題 3.1 コード分割時の指示と問題 ...
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AXIバス設計ガイド 第５回 Payloadが合流するパイプラインAXIライトデータチャネルの模擬
目次 1. はじめに 2. 動作原理 2.1 ペイロード増幅シナリオ 2.2 複数のReadyを制御するシナリオ 3. ２つのペイロードが合流するパイプライン 4. シーケンス バースト長４、デ...
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AXIバス設計ガイド 第12回 AXI4 SIZEとWRAPの仕様
目次 1. はじめに 2. AXI4 SIZE制約の基本概念 2.1 SIZE信号の定義 2.2 バス幅との関係 3. SIZE制約の詳細仕様 3.1 Narrow Transfers（狭い転送...
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AXIバスのパイプライン回路設計ガイド
はじめに このドキュメントはAIに読み込ませてコードを自動生成することを目標としています。 AXIバスの設計に必要なパイプライン動作の基本的な設計手法について複数回に分けてご紹介します。 202...
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フォルダの Shift-右クリックで WSL2 を起動する「Ubuntu Here」
フォルダの Shift-右クリックで WSL2 の Ubuntu を起動する「Ubuntu Here」 Windows のフォルダーを指定して Shift-右クリックで WSL2 の Ubunt...
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VS Code ＋ Anacondaのデバッグ環境 Windows10（2022年3月版）
はじめに VS Code+Anacondaでデバッグを行う記事が既にありますが、2022年3月現在では設定も非常に簡単になっていますので、ミニマムの手順を書いてみました。 1. 環境 Windo...
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