WSL上で最短でDSimを回したかった
はじめに なんか突然、RHEL互換のちょっと古めの環境でMakefile書いたりVerilogのシミュレーション回したい気分になったんだけど、まあどうせすぐに熱が冷めるか飽きるかするだろうし、あ...
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DSimでSystemVerilogでDPI-CでPythonな何か
はじめに SystemVerilog側からPython側の処理を呼び出してみるテストだよ。 test.sv import "DPI-C" function void py_initialize(...
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SystemVerilogのStyle Linterが欲しかった
はじめに やあみんな……今日もゆっくりコード書いてる？ 深呼吸して……落ち着いて…… マウスの音、キーボードの音……いいよね…… ところで……ちょっとだけ聞いてもいい？ 「Verilogのコーデ...
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インダクタンスを計算しよう（FastHenry）
はじめに ウェーイw オタクくん見てるー？ オタクくんの計算資源は今俺が隣で占有してまーすｗ 自己インダクタンスを理論式で計算しよう FEMMで計算しよう FastHenryで計算しよう ← い...
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インダクタンスを計算しよう（FEMM）
はじめに ゆっくりしていってね！！！ 自己インダクタンスを理論式で計算しよう FEMMで計算しよう ← いまココ FastHenryで計算しよう Elmer FEM1を使ってみよう Palace...
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インダクタンスを計算しよう（理論式）
はじめに ランランリンリン 飛ばしてレンレン ロンロン戻してルーンルン1！半導体業界所属 まやかしの園児にゃあ【ここにあなたの名前を入れてください】です！もしよろしければ【ここにあなたの愛称を入...
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Flip-Flopでお手軽UVM（Driver）
はじめに やあ （´・ω・｀) ようこそ、バーボンハウスへ。 このテキーラはサービスだから、まず飲んで落ち着いて欲しい1。 １）Flip-Flopでお手軽UVM（できなかった） ２）Flip-F...
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Flip-Flopでお手軽UVM（Clocking block）
はじめに はいっ！ えー、みなさん、えー、ロリこんばんわ、おは幼女！1 えーということでですね、えー、第四回目、第四回目の記事はですね、まあ、かるくClocking blockついてね、えーすこ...
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Flip-Flopでお手軽UVM（Virtual Interface）
はじめに この記事は、下記の２つの続編です。 Flip-Flopでお手軽UVM（できなかった） Flip-Flopでお手軽UVM（uvm_test） 上の２つをまだ読んでない人は今すぐよんでｋ…...
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Flip-Flopでお手軽UVM（uvm_test）
はじめに 前回の記事……見ました？ なんですかね、UVMやるとか言っておきながら、結局最後まで一ミリもそんな要素なかったじゃないですか。おい、責任者をだせ！詐欺師め！「UVM」って単語さえ出して...
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Flip-Flopでお手軽UVM（できなかった）
はじめに DSimのおかげで、無料で手軽にUVMを試せるようになったじゃないですか。 じゃあさ、実際にちょっと手を動かして、UVMを使ってなんかしてみたいじゃないですか。 いつやるの？いまでしょ...
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DSimをコマンドラインから使ってみよう
はじめに ちょっと奥さん、聞いてくださる？ 最近1、SystemVerilogのシミュレーションが全部無料でできちゃうDSimってのが話題なんですってよ。ほら、見てよこの記事2。 驚くべきは、こ...
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デジタル信号にノイズをのせよう
はじめに Verilogのシミュレータで表示されるデジタル信号って、きれいな形してますよね。現実世界では、シリコンもPCB上も職場も家も、ノイズばかりなのに。アナログ回路におぜん立てされた環境で...
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デジタル信号をもっともっとなまらせよう
はじめに デジタル信号をなまらせよう デジタル信号をもっとなまらせよう デジタル信号をもっともっとなまらせよう ← 今ここ デジタル信号にノイズをのせよう もっともっと波形をなまらせたい 人間の...
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デジタル信号をもっとなまらせよう
はじめに デジタル信号をなまらせよう デジタル信号をもっとなまらせよう ← 今ここ デジタル信号をもっともっとなまらせよう デジタル信号にノイズをのせよう もっと波形をなまらせたい 「僕たちはも...
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デジタル信号をなまらせよう
はじめに Verilogのシミュレータで表示されるデジタル信号って、立上りエッジや立下りエッジがシュッとしてて、なんだか見ていてつらいですよね。肩肘張ってちょっと無理して働いているかんじ。たまに...
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