Simulink® 物理モデル(water tank)とバルブ制御回路を Intel® FPGA に実装 "model in FPGA"
はじめに 最近の Revision の Simulink® には watertank というサンプルモデルが用意されていて、非線形の制御対象に対する PI 制御の例として参照することができます。...
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Super Sample Rate (FIR filter) 考
（はじめに） 本記事は、ディジタル信号処理の FIR フィルタを FPGA 等のカスタムのディジタル回路で実現する場合に用いられる "Super Sample Rate" について、 "Poly...
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SystemVerilog 使い始め演習：同じ回路のカスケード接続に implicit port connection (.*) または struct を使ってみた
（はじめに） カスケード的な反復計算（同じ計算の多段化）を表現するために、Verilog HDL では generate 文中で for 文のループを回し、2次元配列かループ中のローカルな wi...
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Super Sample Rate データ向け FIR フィルタ DSP Builder モデル(Mealy Machine 変形)解説
(はじめに) 本記事は、先に投稿した記事「Super Sample Rate データ系列向けの FIR フィルタを Mealy Machine の変形で作ってみた」で作成・確認したモデルの内容や...
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Super Sample Rate データ系列向けの FIR フィルタを Mealy Machine の変形で作ってみた
(はじめに) 5G など超高速通信で使うような GHz クロックでサンプル(GSPS)する高速 AD Converter の出力を、FPGA のロジックなど通常のディジタル回路で受け取る場合、ク...
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反復計算をカスケードで表現する為、For Each Subsystem の代わりにマスクブロックの初期化 for 文でコアを描画
（はじめに） Simulink には便利な For Each Subsystem ブロックがありますが、制限もある様です。 筆者はカスケード的な反復計算（同じ計算の多段化）を表現する必要があって...
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