石谷太一

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Rubyが得意な半導体屋です (Ruby/SystemVerilog/UVMが得意)

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制御レジスタ (CSR) を自動生成する

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[SystemVerilog] interface と function を組み合わせると便利ですよ、という話

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windows11でIMEが勝手に全角英数モードになる件

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VHDLユーザがSystemVerilogでハマったところの記録

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LEDを1Hzで点滅させる回路を作成する

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[RgGen] 独自のビットフィールド型を扱えるようにする

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Verylの（自分が提案・実装した）便利機能を紹介する