一次ソース（IEEE論文・学位論文・公的技術資料）に基づく逐次比較型ADC（SAR ADC）の動作電源電圧（VDD）と設計仕様の一覧。

年／文献	プロセス	分解能・速度	電源電圧 (VDD)	主な設計特徴	出典
2023	180 nm CMOS	10 bit / 1 kS/s	0.2 V	超低電圧比較器＋動的バルクバイアス制御	IEEE T-CAS-I
2023	180 nm CMOS	12 bit / 1 MS/s	0.5 V	低電圧ロジック＋キャパシタDAC最適化	METU PhD Thesis
2020	55 nm CMOS	10 bit / 8 MS/s	0.5–0.8 V	非同期SAR制御＋ブートストラップスイッチ	MDPI Electronics, Vol. 9, No. 5, 2020
2020	28 nm FD-SOI	10 bit / 100 MS/s	0.6 V	FinFET／SOI対応動的比較器構成	IEEE JSSC Vol. 55 No. 12 (2020)
2018	65 nm CMOS	12 bit / 20 MS/s	0.9 V	双方向DAC＋電力最適化アーキテクチャ	IEEE ISSCC 2018 Paper 2.4
2015	90 nm CMOS	10 bit / 50 MS/s	1.0 V	ブートストラップスイッチ＋逐次比較制御	IEEE TCAS-I Vol. 62 No. 3 (2015)
2010以前	130–180 nm CMOS	8–10 bit / < 1 MS/s	1.2–1.8 V	従来型逐次比較構造	各種学会論文（ISSCC, JSSC など）

結論：

出典（Source）：