SystemVerilogで電気回路を解こうlikers
- @ds54e
アドベントカレンダーに投稿する用
- Dr. Kiyoshi Ogawa@kaizen_nagoya
I'm a network designer.I work on TOPPERS SmallestSetProfile Kernel,MISRA-C/C++, STARC RTL Design StyleGuide (Verilog-HDL), and HAZOP.I was an editor of ISO/IEC 15504.
- 石谷 太一@taichi-ishitani
Rubyが得意な半導体屋です (Ruby/SystemVerilog/UVMが得意)
- @vega77
主にLSIハード設計/検証の人。あとC/C++も。最近は趣味でラズパイやPythonや機械学習やディープラーニングも。