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@vega77
主にLSIハード設計/検証の人。あとC/C++も。最近は趣味でラズパイやPythonや機械学習やディープラーニングも。

Tokyo/Japan

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    • $clog2によるビット幅算出のよくある間違い
      9
      \$clog2()は2を基数としたlogの値を整数に切り上げした値(Ceiling Log2)を返すSystemVerilogのシステムタスクである。 ある値を表現するのに必要なビット数を計算するのによく使われ、そのように解説しているページをよく見かける。その事自体は正しいが、その使用方法の解説の多くが必ずしも正しくはないので、正しい解説をしておこうと思う。 尚、頂いたコメントの情報では、Viva...
      2019/10/12
    • System Verilogでの数値<=>文字列変換まとめ
      3
      シミュレーションしてデータをファイルダンプする際にファイル名に連番で番号振ったり、逆に連番で名前の付いたファイルを順番に読み込みたいなど数値=>文字列の変換をしたい機会が結構あると思う。また、同様に文字列=>数値変換をしたい場合もあると思う。なので以下、System Verilogでの数値<=>文字列変換の方法をまとめてみたので参考にされたし。 #数値=>文字列変換 1の`$sformatf()...
      2019/10/13
    • デザイン向け(論理合成可能)SystemVerilog記述
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      ## はじめに VerilogはSystemVerilogにアップグレードされ、多くの改善と機能強化がなされた。Verilogの弱点はSystemVerilogでほぼ解消されたと言える。しかし、検証面での改善、強化が多く、ネットや本の情報でも検証向けが圧倒的に多い。中にはSystemVerilogを検証言語だと勘違いしている人もいるぐらいである。デザイン向けのSystemVerilogの情報が不足...
      2019/11/16