動作環境

Windows 10 Pro (v1909) 
PYNQ-Z1 (Digilent) (以下、PYNQと表記)
PYNQ v2.5 Image
Vivado v2019.1 (64-bit)

Add Module to Block Design

Design Sourcesに.vファイルや.svファイルを生成した後、Block Designには「Add Module to Block Design」コンテキストメニューを使用する。
上記のSystem Verilog実装を追加しようとしたが選択できなかった。

あらためて、下記の新規ファイル二種類を作成してAdd Module to Block Designメニューを確認した。

Add Module to Block Designを選択できる。

Add Module to Block Designを選択できない。

You are right SV files are not supported in module reference, but i guess you should be able use SV in IPI with a verilog wrapper.

これと関係しそうかな。