Vivado > Add Module to Block Design > Verilog: 追加可能 | System Verilog: 追加不可?

動作環境

Windows 10 Pro (v1909) 
PYNQ-Z1 (Digilent) (以下、PYNQと表記)
PYNQ v2.5 Image
Vivado v2019.1 (64-bit)

概要

• System Verilog実装のUART RXをBlock Designに追加できない
• Verilogはできて、System Verilogは追加できないようだ

UART RX (System Verilog)

• verilog～UART通信受信機(RX)編～
  • Keymaleの徒然草 様
  • 情報感謝です

Add Module to Block Design

Design Sourcesに.vファイルや.svファイルを生成した後、Block Designには「Add Module to Block Design」コンテキストメニューを使用する。
上記のSystem Verilog実装を追加しようとしたが選択できなかった。

あらためて、下記の新規ファイル二種類を作成してAdd Module to Block Designメニューを確認した。

• A. Verilogファイル
• B. System Verilog ファイル

Verilogファイル : 追加可能

Add Module to Block Designを選択できる。

System Verilogファイル : 追加不可

Add Module to Block Designを選択できない。

関連

• When will SystemVerilog be supported in Block Design?
  • 05-17-2019

You are right SV files are not supported in module reference, but i guess you should be able use SV in IPI with a verilog wrapper.

これと関係しそうかな。