RTL記述とモデルベース記述で FPGA 設計をしている人です （もっぱら Verilog HDL、DSP Builder for Intel(R) FPGA、でほぼ Intel FPGA で動かしています）

[2022-07-17 Qiitaは無期限の停止] 理由: 名寄せタグには賛成できないことと、他の件についてももやもやしているので。

日々の作業を忘れないために残しておきます。なるべく動作確認したものを記述しますが、ツッコミなどある場合はお知らせください。

I'm majoring in Motion Control and Power Electronics.

主にLSIハード設計／検証の人。あとC/C++も。最近は趣味でラズパイやPythonや機械学習やディープラーニングも。

備忘録を目的にしたブログです。コマンドライン、コードが多い内容を投稿します。

将来の計画性を持たないただの社畜。

not 無職。

元へっぽこ電子回路エンジニア。現在隠居中。どちらかというとVHDL派。最近はFPGA+SoC でいろいろやってます。github でもいろいろと公開してます。 https://github.com/ikwzm

Rubyが得意な半導体屋です (Ruby/SystemVerilog/UVMが得意)