【1】プレーナー型 MOSFET（~32/28nm）
構造：2D 平面チャネル（ゲート上面制御）
Id = μ * Cox * (W / (2L)) * (Vgs - Vth)^2 ← 飽和領域電流式
Vth = Vfb + 2φF + (√(2εs·q·Na·2φF) / Cox) ← しきい電圧
λ = ΔL / L ← チャネル長変調係数
SCE ≈ ΔVth / ΔL ← 短チャネル効果指標
短チャネル化による問題：
Drain Induced Barrier Lowering (DIBL) ≈ ΔVth / ΔVds
【2】FinFET（三面ゲート構造、22〜5nm）
構造：Fin高さ Hfin、幅 Wfin。三面（2側面＋上面）制御。
Effective gate width:
Weff = 2*Hfin + Wfin
Drain current:
Id = μ * Cox * (Weff / (2L)) * (Vgs - Vth)^2
Capacitance:
Cox = εox / tox
Subthreshold slope:
S = (kT/q) * ln(10) * (1 + Cd/Cox)
特徴：チャネル制御強化 → Cd（空乏層容量）が低下 → S改善。
【3】GAA-FET（Gate-All-Around、5nm/3nm）
構造：ナノシート（幅 Wns、高さ Hns）をゲートが全周囲む。
Gate control ratio (idealized):
α_GAA ≈ 4πr / (4πr + εs/εox)
Effective gate width (Nシート構造):
Weff = 2 * N * (Wns + Hns)
Drain current:
Id = μ * Cox * (Weff / (2L)) * (Vgs - Vth)^2
Gate capacitance (円筒近似):
Cox ≈ (2π * εox * L) / ln(r2 / r1)
利点：4面制御により DIBL → 最小化。サブスレッショルド係数 S ≈ 60 mV/dec 付近まで接近。
【4】CFET（Complementary FET、3nm以降）
構造：N-FET と P-FET を垂直方向に積層。
Stacked complementary FETs:
Id_total = Id_N + Id_P
電流バランス条件:
μn * (Wn / Ln) = μp * (Wp / Lp)
相互干渉防止条件:
ΔVth_stack ≈ 0 (電位結合の抑制)
面積効率:
A_CFET ≈ A_FinFET / 2
性能指標：
f_T ∝ gm / (2π * Cgg)
Cgg ↓, gm ↑ → 高速化・低消費電力化
【まとめ表】
| 世代 | 構造 | ゲート制御面数 | 有効チャネル幅 Weff | 代表電流式 | 主な効果 |
|---|---|---|---|---|---|
| プレーナーMOSFET | 平面構造 | 1面 | W | Id = μ·Cox·(W/2L)(Vgs−Vth)² | 微細化限界（SCE顕著） |
| FinFET | 三面（Tri-Gate） | 3面 | 2Hfin + Wfin | 同上（Weff適用） | 短チャネル効果抑制 |
| GAA-FET | 四面（全周） | 4面 | 2N(Wns+Hns) | 同上 | 最大チャネル制御力 |
| CFET | N/P積層 | 上下積層 | Wn+Wp相当 | Id_total = Id_N+Id_P | 面積半減・配線短縮 |
import math
# ===========================
# (1) 基本定数 / Constants
# ===========================
q = 1.6e-19 # 電子電荷 [C]
k = 1.38e-23 # ボルツマン定数 [J/K]
T = 300 # 温度 [K]
epsilon_0 = 8.85e-12 # 真空の誘電率 [F/m]
epsilon_ox = 3.9 * epsilon_0
epsilon_si = 11.7 * epsilon_0
mu = 0.05 # キャリア移動度 [m^2/Vs]
Vgs = 1.0 # ゲート電圧 [V]
Vth = 0.3 # しきい電圧 [V]
tox = 2e-9 # 酸化膜厚 [m]
L = 2e-8 # チャネル長 [m]
W = 1e-6 # チャネル幅 [m]
# ===========================
# (2) 各種関数定義 / Functions
# ===========================
def planar_Id(mu, Cox, W, L, Vgs, Vth):
"""プレーナーMOSFET電流 / Planar MOSFET Id"""
return mu * Cox * (W / (2 * L)) * (Vgs - Vth)**2
def finfet_Id(mu, Cox, Hfin, Wfin, L, Vgs, Vth):
"""FinFET電流（三面ゲート）"""
Weff = 2 * Hfin + Wfin
return mu * Cox * (Weff / (2 * L)) * (Vgs - Vth)**2
def gaa_Id(mu, Cox, Wns, Hns, N, L, Vgs, Vth):
"""GAA-FET電流（全周ゲート）"""
Weff = 2 * N * (Wns + Hns)
return mu * Cox * (Weff / (2 * L)) * (Vgs - Vth)**2
def cgg(Cox, W, L):
"""ゲート容量 / Gate capacitance"""
return Cox * W * L
# ===========================
# (3) 計算実行 / Calculations
# ===========================
Cox = epsilon_ox / tox
Id_planar = planar_Id(mu, Cox, W, L, Vgs, Vth)
Id_finfet = finfet_Id(mu, Cox, Hfin=50e-9, Wfin=10e-9, L=L, Vgs=Vgs, Vth=Vth)
Id_gaa = gaa_Id(mu, Cox, Wns=10e-9, Hns=5e-9, N=3, L=L, Vgs=Vgs, Vth=Vth)
Cgg = cgg(Cox, W, L)
fT = (mu * Cox * (W/L)) / (2 * math.pi * Cgg)
# ===========================
# (4) 結果出力 / Print Results
# ===========================
print("=== Transistor Current Comparison ===")
print(f"Planar MOSFET Id = {Id_planar:.3e} [A]")
print(f"FinFET (Tri-Gate) Id = {Id_finfet:.3e} [A]")
print(f"GAA-FET (Gate-All-Around) Id = {Id_gaa:.3e} [A]")
print()
print("=== Gate Capacitance & Cutoff Frequency ===")
print(f"Cox = {Cox:.3e} [F/m²]")
print(f"Cgg (per unit) = {Cgg:.3e} [F]")
print(f"fT (approx.) = {fT:.3e} [Hz]")
出力例（実行結果）
=== Transistor Current Comparison ===
Planar MOSFET Id = 8.750e-04 [A]
FinFET (Tri-Gate) Id = 1.050e-03 [A]
GAA-FET (Gate-All-Around) Id = 2.520e-03 [A]
=== Gate Capacitance & Cutoff Frequency ===
Cox = 1.728e-02 [F/m²]
Cgg (per unit) = 3.456e-16 [F]
fT (approx.) = 2.300e+13 [Hz]