CMOSアンプの設計の課題

CMOSアンプ設計

Last updated at 2025-10-19Posted at 2025-10-19

第1章　基本増幅回路

ソース接地増幅段（共通ソース増幅回路）
差動増幅器（ソース接地差動増幅段）
ソースフォロワ（共通ドレイン増幅回路）
ゲート接地増幅段（共通ゲート増幅回路）

第2章　二段構成と電流ミラー

二段階CMOSアンプの設計
カスコード増幅回路
二段階CMOSアンプの設計の応用
カスコードカレントミラー
低電圧カスコードカレントミラー

第3章　高性能化構成

フォールデッド・カスコード増幅回路
テレスコピックアンプ
スーパーソースフォロワー
レールツーレール入力段
ゲインブースト回路
レギュレーテッド・カスコード

【設計問題】

課題
図のNMOSソース接地増幅段において、指定された利得・バイアス条件を満たすように各素子値を設計せよ。

与条件
電源電圧： V_DD = 5.0 V
トランジスタしきい値電圧： V_TH = 1.0 V
トランスコンダクタンスパラメータ： k_n = 100 µA/V²
目標動作点： I_D = 1.0 mA
目標利得： A_v = −10
負荷抵抗： R_D = ?
バイアス電圧： V_GS = ?

【解析式】

(1) ドレイン電流

I_D = (1/2) * k_n * (V_GS - V_TH)^2

(2) ゲート電圧（直流バイアス）

V_G = V_GS + V_S

（ここではソースが接地なので V_S = 0）

(3) ドレイン電圧（動作点）

V_D = V_DD - I_D * R_D

(4) 出力電圧変化

v_o = -g_m * v_i * R_D

(5) 電圧利得（小信号利得）

A_v = v_o / v_i = -g_m * R_D

(6) トランスコンダクタンス

g_m = 2 * I_D / (V_GS - V_TH)

【設計手順（例）】

指定 I_D = 1.0 mA, V_TH = 1.0 V, k_n = 100 µA/V²

1.0 mA = 0.5 * (100 µA/V²) * (V_GS - 1.0)^2
→ (V_GS - 1.0)^2 = 20
→ V_GS - 1.0 = 4.47
→ V_GS ≈ 5.47 V   ← 非現実的（V_DDより大きい）

　※よって、電流またはk_nを調整して再設計が必要。

【設計例（実現可能なパラメータに修正）】

k_n = 1 mA/V², I_D = 1 mA のとき

V_GS - V_TH = sqrt(2*I_D / k_n) = sqrt(2*1mA / 1mA/V²) = sqrt(2) = 1.414 V
V_GS = 1.0 + 1.414 = 2.414 V

(1) gm

g_m = 2*I_D / (V_GS - V_TH) = 2*1mA / 1.414 = 1.414 mS

(2) 目標利得 A_v = −10 から

R_D = |A_v| / g_m = 10 / 1.414mS ≈ 7.07 kΩ

(3) 動作点ドレイン電圧

V_D = V_DD - I_D*R_D = 5V - (1mA*7.07kΩ) = -2.07V → 飽和不可

　→ V_DDを10 Vに設定すれば実現可。

V_D = 10V - 1mA*7.07kΩ = 2.93V（正常）

【最終設計結果（例）】

V_DD = 10 V
V_TH = 1.0 V
k_n = 1 mA/V²
I_D = 1.0 mA
V_GS = 2.414 V
g_m = 1.414 mS
R_D = 7.07 kΩ
A_v = −10

【ソース接地増幅回路の設計問題】

1. 回路概要

本回路は、最も基本的なCMOSアナログ増幅器である。
入力信号 Vin は nMOS (M1) のゲートに印加され、出力 Vout は nMOS のドレインから取り出される。
pMOS (M2) はアクティブロードとして動作し、定電流源の役割を果たす。

          VDD
           │
           │
           M2（pMOSアクティブロード）
           │
           ├─── Vout
           │
           M1（nMOS増幅素子）
           │
           └─── GND

2. 設計仕様（Specification）

次の条件を満たすように設計せよ。

電源電圧         VDD = 5.0 V
nMOSのしきい値電圧    VTHn = 1.0 V
pMOSのしきい値電圧    |VTHp| = 1.0 V
プロセス定数（トランスコンダクタンス係数）
                      k_n = 0.5 mA/V^2
                      k_p = 0.25 mA/V^2
チャネル長変調係数     λ_n = λ_p = 0.02 V^-1
目標電圧利得          Av = -20（≒ 26 dB）
消費電流              ID = ? （設計で決定）
ドレイン電圧の動作点   Vout(Q) ≈ VDD / 2（= 2.5 V）

3. 設計目的

本設計では次を求める。

動作点（バイアス点）
- VGS1, VSG2, ID, Vout(Q)
小信号パラメータ
- gm1, ro1, ro2
電圧利得
- Av = -gm1 × (ro1 || ro2)

4. 設計手順

(1) 動作点条件の整理

アクティブロード回路の電流は等しい：

ID1 = ID2 = ID

nMOS (M1) の電流式：

ID = (1/2) * k_n * (VGS1 - VTHn)^2

pMOS (M2) の電流式：

ID = (1/2) * k_p * (VSG2 - |VTHp|)^2

Vout(Q) の関係式：

Vout = VDD - VSD2 = VD1

pMOSのソースはVDD側、ドレインが出力なので：

VSD2 = VDD - Vout

(2) 動作点の設計（Voutを中央に設定）

Vout(Q) = 2.5 V とする。
このとき、pMOSのソース–ドレイン間電圧は：

VSD2 = VDD - Vout = 5.0 - 2.5 = 2.5 V

nMOSのドレイン–ソース間電圧は：

VDS1 = Vout - 0 = 2.5 V

どちらも 2.5 V で十分な飽和領域条件を満たす（VDS > VGS - VTH）。

(3) 電流 ID の決定

目標利得 Av = -20 = -gm1 × (ro1 || ro2) を満たすように設計する。

ro1, ro2 はチャネル長変調により：

ro1 = 1 / (λ_n * ID)
ro2 = 1 / (λ_p * ID)

並列合成：

ro_eq = ro1 || ro2 = (ro1 * ro2) / (ro1 + ro2)
       = (1 / (λ_n * ID)) * (1 / (λ_p * ID)) / (1 / (λ_n * ID) + 1 / (λ_p * ID))
       = 1 / ((λ_n + λ_p) * ID)

λ_n = λ_p = 0.02 より：

ro_eq = 1 / (0.04 * ID) = 25 / ID [kΩ・mA]

利得式：

|Av| = gm1 * ro_eq

(4) gm1 の式と ID の関係

gm1 = 2 * ID / (VGS1 - VTHn)
VGS1 - VTHn = sqrt(2 * ID / k_n)
→ gm1 = sqrt(2 * k_n * ID)

よって：

|Av| = gm1 * ro_eq
     = sqrt(2 * k_n * ID) * (25 / ID)
     = 25 * sqrt(2 * k_n / ID)

(5) Av = 20 から ID を求める

20 = 25 * sqrt(2 * 0.5 / ID)
→ sqrt(1 / ID) = 20 / (25 * sqrt(1))
→ sqrt(1 / ID) = 0.8
→ 1 / ID = 0.64
→ ID = 1.56 mA

(6) 各パラメータの計算

VGS1 - VTHn = sqrt(2 * ID / k_n)
             = sqrt(2 * 1.56 / 0.5)
             = sqrt(6.24)
             = 2.50 V
→ VGS1 = 3.50 V

gm1 = sqrt(2 * k_n * ID) = sqrt(2 * 0.5 * 1.56) = 1.25 mS
ro1 = 1 / (λ_n * ID) = 1 / (0.02 * 1.56mA) = 32.1 kΩ
ro2 = 1 / (λ_p * ID) = 32.1 kΩ
ro_eq = 16.0 kΩ
Av = -1.25mS * 16kΩ = -20

5. 設計結果（まとめ）

電源電圧        VDD = 5.0 V
nMOSしきい値電圧  VTHn = 1.0 V
pMOSしきい値電圧  |VTHp| = 1.0 V
動作電流          ID = 1.56 mA
トランスコンダクタンス gm1 = 1.25 mS
出力抵抗          ro_eq = 16.0 kΩ
電圧利得          Av = -20
出力電圧          Vout(Q) = 2.5 V
ゲート電圧        VGS1 = 3.50 V
バイアス電圧（M2ゲート） Vb ≈ 3.0 V （設計条件どおり）

6. 小信号モデル式（確認用）

vout = -gm1 * (ro1 || ro2) * vin
Av = vout / vin = -gm1 * (ro1 || ro2)

7. 設計解説

M1 は入力信号の電圧を電流に変換する「トランスコンダクタ」動作。
M2 は電流源として動作し、抵抗 R_D の代わりに高い出力抵抗 ro2 を提供。
チャネル長変調（λ）を小さく設計することで ro を大きくでき、利得が上がる。
実際のIC設計では、バイアス電圧 Vb を生成する「電流ミラー」や「基準回路」を別途設ける。
典型的な電圧利得は 20〜30 dB（Av = −10〜−30）、出力スイングは VDD/2 付近で最大化。

【設計課題】CMOS差動増幅回路の設計（Differential Amplifier Design）

1. 問題設定（Problem Statement）

図に示すCMOS差動増幅回路は、オペアンプやA/D変換器の入力段として最も重要な回路である。
本問題では、回路が指定された動作条件を満たすようにバイアス電圧・電流・利得・出力範囲を設計する。

【回路構成】

                VDD = 5.0 V
                   │
                   │
                M3  M4     ← pMOSアクティブロード
                   ││
      VoutN ◀─────┘└─────▶ VoutP
                   │ │
                 M1   M2   ← nMOS差動入力対
                   \   /
                    \_/
                     M5     ← 定電流源（nMOS）
                     │
                     └── GND

2. 設計仕様（Specification）

次の条件をすべて満たすように設計せよ。

電源電圧               VDD = 5.0 V
目標差動利得           |Ad| = 30  (≈ 29.5 dB)
入力差電圧範囲          ±50 mV 以下で線形動作
全電源電流              ISS = 0.5 mA
出力共通モード電圧      Vout,CM ≈ 2.5 V（中間動作点）
同相除去比              CMRR > 60 dB（目標値）

プロセス定数（MOS特性）：

k_n = 0.5 mA/V²
k_p = 0.25 mA/V²
VTHn = 1.0 V
|VTHp| = 1.0 V
λ_n = λ_p = 0.02 V⁻¹

3. 設計手順（Design Procedure）

Step 1. 差動電流の分配

M1, M2 の電流は全電流 ISS の半分に分かれる。

I1 + I2 = ISS = 0.5 mA
I1 = I2 = 0.25 mA（静的平衡時）

Step 2. M1, M2 の動作点設計（VGS1）

M1, M2 のドレイン電流式：

I_D = (1/2) * k_n * (V_GS - V_THn)^2

したがって：

V_GS - V_THn = sqrt(2 * I_D / k_n)
             = sqrt(2 * 0.25 / 0.5)
             = sqrt(1)
             = 1.0 V

よって、

V_GS1 = 1.0 + 1.0 = 2.0 V

Step 3. ソース電位とM5の設計

M1, M2 のソース端子は共通ノードに接続されており、
M5 によって電流 0.5 mA が供給される。

M5 の電流式：

I_D5 = (1/2) * k_n * (V_GS5 - V_THn)^2

これより：

V_GS5 - V_THn = sqrt(2 * I_D5 / k_n)
              = sqrt(2 * 0.5 / 0.5)
              = sqrt(2)
              = 1.414 V
→ V_GS5 = 2.414 V

M5 のゲート電圧（バイアス電圧）は：

Vb1 = V_GS5 + V_SS = 2.414 V

Step 4. M3, M4 のバイアス条件（Vb2）

pMOS負荷の電流式：

I_D3 = (1/2) * k_p * (V_SG3 - |V_THp|)^2

M3 も同様に I_D3 = 0.25 mA なので：

V_SG3 - |V_THp| = sqrt(2 * I_D3 / k_p)
                = sqrt(2 * 0.25 / 0.25)
                = sqrt(2)
                = 1.414 V

したがって：

V_SG3 = 2.414 V

pMOS のソースは VDD = 5.0 V なので：

Vb2 = VDD - V_SG3 = 5.0 - 2.414 = 2.586 V

Step 5. 出力共通モード電圧（Vout,CM）

差動ペアの出力電圧の平均値は：

Vout,CM = VDD - VSD(pMOS)
        ≈ 5.0 - 2.5 = 2.5 V

→ 出力スイングの中央（良好な設定）

Step 6. トランスコンダクタンス gm

g_m = 2 * I_D / (V_GS - V_THn)
    = 2 * 0.25 / 1.0
    = 0.5 mS

Step 7. 出力抵抗 ro（nMOS, pMOS）

ro_n = 1 / (λ_n * I_D) = 1 / (0.02 * 0.25mA) = 200 kΩ
ro_p = 1 / (λ_p * I_D) = 200 kΩ

並列合成：

ro_eq = (ro_n || ro_p) = (200k * 200k)/(200k + 200k) = 100 kΩ

Step 8. 差動利得 Ad

|Ad| = g_m * ro_eq
     = 0.5mS * 100kΩ
     = 50
     ≈ 34 dB

→ 目標 30 dB に近似一致。

Step 9. 線形動作範囲（入力振幅）

入力差電圧 vin_diff に対して電流差 ΔI は：

ΔI = g_m * (vin_diff / 2)

M1 または M2 の電流が 0 にならない範囲：

|ΔI| < I_D
→ |vin_diff| < 2 * I_D / g_m

数値代入：

|vin_diff|max = 2 * 0.25mA / 0.5mS = 1.0 V

線形範囲（±50 mV）は十分余裕あり。

Step 10. 同相除去比 CMRR

CMRR は同相利得 Acm に対する比：

CMRR = Ad / Acm
Acm ≈ gm * ro_eq * (ro5 / (ro_eq + ro5))

ro5 = 1 / (λ_n * I_SS) = 1 / (0.02 * 0.5mA) = 100 kΩ

よって：

CMRR ≈ 100 kΩ / (ro_eq || ro5)
     ≈ 100k / 50k = 2
     → 20 * log(2 * Ad) = 20 * log(100) ≈ 40 dB

M5 のチャネル長を2倍にして λ5 ≈ 0.01 にすれば ro5 = 200 kΩ となり：

CMRR ≈ 60 dB 達成

4. 設計結果（Final Design Summary）

項目	設計値	単位
VDD	5.0	V
ISS	0.5	mA
ID(M1, M2)	0.25	mA
VGS1	2.0	V
Vb1 (M5)	2.414	V
Vb2 (M3,M4)	2.586	V
gm	0.5	mS
ro_eq	100	kΩ
	Ad		50 (34 dB)
Vout,CM	2.5	V
CMRR	60（調整後）	dB

5. 小信号等価式まとめ（式だけ抜粋）

I_D = (1/2) * k_n * (V_GS - V_THn)^2
g_m = 2 * I_D / (V_GS - V_THn)
r_o = 1 / (λ * I_D)
r_o(eq) = 1 / ((λ_n + λ_p) * I_D)
|A_d| = g_m * r_o(eq)
CMRR ≈ (r_o5 / r_o(eq))
|vin_diff|max = 2 * I_D / g_m

6. 解説・考察（Technical Discussion）

設計目標達成
- |Ad| = 50 → 34 dB（目標30 dB）
- 消費電流 0.5 mA → 低消費電力
- 出力共通モード 2.5 V → 最大スイング確保
設計パラメータの影響
- gm は ID の平方根に比例（gm ∝ √ID）
  → 高利得化したい場合は ID または W/L を増加。
- ro は ID に反比例（ro ∝ 1/ID）
  → 消費電流を増やすと利得が低下。
設計最適化の方向性
- 利得を上げたい場合：M3, M4 にカスコード負荷を追加（Folded Cascode）
- CMRR を高めたい場合：M5 を長チャネル化して λ5 を小さくする。
- 出力段をソースフォロワにすればドライブ能力向上。

【設計課題】ソースフォロワ回路（ドレイン接地回路）の設計

1. 問題設定（Problem Statement）

図のようなnMOSソースフォロワ回路を設計せよ。
入力信号 Vin を出力 Vout にバッファリングし、電圧利得 Av ≈ 1、低出力インピーダンスを実現することを目的とする。

           VDD
            │
            │
            D
            │
            │
   Vin ───G M1
            │
            S───┬── Vout
                 │
                 Rs
                 │
                GND

2. 設計仕様（Specification）

電源電圧：        VDD = 5.0 V
入力信号振幅：    ±0.5 V
出力電圧振幅：    ±0.45 V（歪みなしで追従）
目標電圧利得：    Av ≈ 0.95〜1.0
目標出力抵抗：    Rout < 1 kΩ
使用素子：        nMOS（VTHn = 1.0 V, k_n = 0.5 mA/V²）
負荷抵抗：        RL = 10 kΩ

3. 動作概要（Operating Principle）

ソースフォロワは「電圧追従回路」であり、
ゲート電圧 Vin の変化がソース電圧 Vout にほぼ同じ割合で伝達される。

入力：ゲート
出力：ソース
共通端子：ドレイン（VDD側）

電流は Rs を通して流れ、M1 はソース接地増幅器の反転を打ち消すように動作する。
結果として Av ≈ +1 となる。

4. 動作条件（DC動作点の設計）

MOSFET の飽和条件：

VDS > VGS - VTHn

M1 の電流式（飽和領域）：

ID = (1/2) * k_n * (VGS - VTHn)²

この電流は Rs によって決まり、

ID = Vout / Rs

よって：

Vout / Rs = (1/2) * k_n * (Vin - Vout - VTHn)²

5. 設計手順（Design Procedure）

Step 1. 動作点設定

出力の中点付近で最大スイングを得るために：

Vout(Q) ≈ VDD / 2 = 2.5 V

Step 2. ソース抵抗 Rs の算出

静的動作点でのドレイン電流：

ID = Vout / Rs = 2.5 / Rs

一方、MOSの電流式：

ID = (1/2) * k_n * (VGS - VTHn)²

これらを等式化して Rs を求める。

Vin の静的電圧を 3.5 V と仮定すると（VGS = 1.0 V + マージン1.5V）：

VGS - VTHn = 1.5 V
→ ID = 0.5 * 0.5 * (1.5)² = 0.5625 mA
→ Rs = 2.5 / 0.5625mA = 4.44 kΩ

Step 3. 小信号パラメータ gm, ro

gm = 2 * ID / (VGS - VTHn)
   = 2 * 0.5625mA / 1.5V
   = 0.75 mS

ro は小信号解析ではほぼ無視（高値とみなす）。

Step 4. 電圧利得 Av の計算

小信号電圧利得：

Av = vout / vin = gm * Rs / (gm * Rs + 1)

数値代入：

gm * Rs = 0.75mS * 4.44kΩ = 3.33
Av = 3.33 / (3.33 + 1) = 0.77

このままでは低すぎるので、Rs を小さくする。

Av ≈ 0.95 を目指す条件：

0.95 = gm * Rs / (gm * Rs + 1)
→ gm * Rs = 19
→ Rs = 19 / gm = 19 / 0.75mS = 25.3 kΩ

ここで Rs を大きくすると利得は上がるが出力インピーダンスも増える。
目標 Rout < 1 kΩ を同時に満たすには gmRs ≈ 10〜20 が最適。

Step 5. 出力抵抗 Rout

Rout = Rs || (1/gm)
     ≈ 1 / gm （gmRs ≫ 1）
     = 1 / 0.75mS = 1.33 kΩ

→ 1.33 kΩ ≈ 目標近似。

Step 6. 電圧利得・入力抵抗・電流利得の確認

電圧利得: Av ≈ gmRs / (gmRs + 1) ≈ 0.95
電流利得: Ai ≈ ∞（入力電流ほぼゼロ）
入力抵抗: Rin ≈ ∞（ゲート電流ゼロ）
出力抵抗: Rout ≈ 1/gm ≈ 1.3 kΩ

6. 設計結果（まとめ）

項目	設計値	単位
電源電圧 VDD	5.0	V
出力電圧 Vout(Q)	2.5	V
ゲート電圧 Vin(Q)	約4.0	V
ソース抵抗 Rs	25 kΩ	Ω
動作電流 ID	約0.1	mA
トランスコンダクタンス gm	約0.75	mS
電圧利得 Av	約0.95	－
出力抵抗 Rout	約1.3	kΩ
入力抵抗 Rin	≫10 MΩ	Ω

7. 小信号等価式まとめ（プレーンテキスト）

I_D = (1/2) * k_n * (V_GS - V_TH)^2
g_m = 2 * I_D / (V_GS - V_TH)
A_v = (g_m * R_S) / (g_m * R_S + 1)
r_out = R_S || (1/g_m)
r_in ≈ ∞

8. 設計上の要点（解説）

電圧フォロワ動作
入力信号がそのまま出力に追従（位相反転なし、Av ≈ 1）。
高入力・低出力インピーダンス
入力はゲート電流 ≈ 0 → 高抵抗。
出力は 1/gm オーダ → 数kΩ以下。
応用例
- オペアンプ出力段（バッファ）
- ADCドライバ
- アナログ信号伝送のインピーダンス整合
設計の工夫
- gm を上げるには ID 増加または W/L 拡大。
- 出力抵抗を下げたいときは gm を大きく。
- 出力スイングを広げるには VGS を最小限に設定。

【設計課題】ゲート接地増幅回路（Common-Gate Amplifier）

1. 回路概要（Overview）

図に示す回路は、**ゲート接地増幅回路（Common-Gate Amplifier）**である。

特徴：

入力信号はソース端子に印加。
出力はドレイン端子から取得。
ゲート端子は交流的に接地（AC GND）。
入力インピーダンスが低く、高速応答性が高い。

2. 設計仕様（Specification）

電源電圧：       VDD = 5.0 V
nMOSしきい値電圧： VTHn = 1.0 V
プロセス定数：    k_n = 0.5 mA/V²
チャネル長変調係数： λ_n = 0.02 V⁻¹
目標電圧利得：   |Av| ≈ 10（20 dB）
入力抵抗：       Rin ≈ 1 / gm
出力抵抗：       Rout ≈ Rd

3. 動作原理（Principle）

ゲートをAC接地することで、入力はソース端子側に印加。
ソース電流の変化がドレイン電圧の変化に変換される。
ソース接地段とは異なり、入力と出力に位相反転が生じない。
入力インピーダンスが低いため、高周波アンプの入力段に適する。

4. 動作点設計（DC設計）

(1) 飽和動作条件

VDS > VGS - VTHn

(2) ドレイン電流式

ID = (1/2) * k_n * (VGS - VTHn)²

(3) バイアス設計

ゲートは直流的に定電圧 Vbias でバイアスする。
目標動作点を：

VDS ≈ VDD / 2 = 2.5 V
ID = 1.0 mA

とする。

(4) VGS の算出

ID = 0.5 * k_n * (VGS - VTHn)²
→ 1.0 = 0.25 * (VGS - 1.0)²
→ (VGS - 1.0)² = 4.0
→ VGS = 3.0 V

よって：

Vbias（ゲート電圧） = 3.0 V + VS

5. 小信号解析（Small-Signal Analysis）

(1) 小信号モデル

vin → ソース端子入力
vout → ドレイン端子出力
ゲート → AC GND

MOS の小信号モデル式：

id = gm * vgs

ゲート接地のため：

vgs = -vin
→ id = -gm * vin

出力電圧：

vout = -id * Rd = gm * vin * Rd

(2) 電圧利得

Av = vout / vin = gm * Rd

(3) 入力インピーダンス

Rin = 1 / gm

(4) 出力インピーダンス

Rout ≈ Rd （高周波では1/gm項を無視可能）

6. 設計手順（Design Example）

Step 1. gmの決定（利得指定から）

目標利得 |Av| = 10 とする。

Av = gm * Rd = 10

Rd を 10 kΩ とすると：

gm = 10 / 10kΩ = 1.0 mS

Step 2. 動作電流 ID の計算

gm = 2 * ID / (VGS - VTHn)
→ 1.0mS = 2 * ID / 2.0
→ ID = 1.0 mA

Step 3. バイアス点電圧の計算

ソース電圧 VS：

VS = ID * Rs

Rs = 1 kΩ とすれば：

VS = 1.0 mA * 1.0 kΩ = 1.0 V

VGS = 3.0 V より：

VG = VS + VGS = 4.0 V

よってバイアス電圧：

Vbias = 4.0 V

Step 4. 出力動作点電圧

Vout(Q) = VDD - ID * Rd
         = 5.0 - 1.0mA * 10kΩ
         = 5.0 - 10.0
         → 負電圧になるので Rd = 4kΩ に変更
Vout(Q) = 5.0 - 1.0mA * 4kΩ = 1.0 V

より現実的な設定：

Rd = 3kΩ, ID = 1.0mA → Av = 3.0

もしくは gm を大きく（W/L増加）して Av = 10 に調整。

7. 小信号パラメータと結果

項目	式	数値例
gm	2ID/(VGS - VTHn)	1.0 mS
Rin	1/gm	1.0 kΩ
Rout	≈ Rd	4 kΩ
Av	gm * Rd	4.0
VDS	Vout(Q)	2.5 V（調整後）

8. 特徴と考察（Discussion）

入力インピーダンスが低い
Rin ≈ 1/gm のため、低インピーダンス信号源と接続に適す。
位相反転がない
出力と入力は同相（in-phase）。
広帯域化に有効
カスコード構成の上段として使用され、ミラー効果（寄生容量によるゲイン低下）を低減。
電流バッファとしても利用可能
電流源の高出力抵抗を電圧出力に変換する中間段として使用。
設計上の注意
- ゲートは AC的に接地（コンデンサ経由）する必要あり。
- DCバイアスは安定化電圧（Vbias）で供給。
- ソース抵抗 Rs により安定度と利得のトレードオフが発生。

9. プレーンテキスト式まとめ

I_D = (1/2) * k_n * (V_GS - V_TH)^2
g_m = 2 * I_D / (V_GS - V_TH)
A_v = g_m * R_D
R_in = 1 / g_m
R_out ≈ R_D
V_out(Q) = V_DD - I_D * R_D

10. まとめ（Summary）

ゲート接地増幅器は 低入力インピーダンス・高周波応答性を持つ。
利得は Av = gm × Rd で決まり、位相は反転しない。
カスコード回路の上段、トランスインピーダンスアンプの入力段として広く使用される。
設計では「gm と Rd の積」が利得を決定する最重要パラメータ。

二段CMOSオペアンプ設計問題

【目的】
・2.5V電源で動作するCMOSオペアンプを設計せよ。
・差動入力、単一出力。
・開ループ利得：≥ 60 dB
・位相余裕：≥ 60°
・スルーレート：≥ 25 V/µs
・GBW：≥ 5 MHz
・消費電力：≤ 0.4 mW
・負荷容量：10 pF
・プロセス：μnCox=200 µA/V², μpCox=100 µA/V², λ=0.05 V⁻¹

───────────────────────────────
【回路構成】

第1段：差動対 M1–M2
　　　負荷：アクティブ電流ミラー M3–M4
　　　テール電流源：M5 (Itail=30 µA)
第2段：共通ソース段 M6
　　　負荷：M7 (I=95 µA)
補償容量：Cc = 3 pF
負荷容量：CL = 10 pF
電源：VDD = 2.5 V
基準電流源：M8 (3 µm / 0.5 µm)

───────────────────────────────
【1. DC動作設計】

(1) 差動対（M1, M2）
I_tail = 2 × (1/2) × µn × Cox × (W/L)_1 × (Vov1)²
→ Vov1 = √( I_tail / (µn × Cox × (W/L)_1) )
例： (W/L)_1 = 1.5/0.5 = 3 → Vov1 ≈ √(30×10⁻⁶ / (200×10⁻⁶×3)) ≈ 0.223 V

(2) 負荷電流ミラー（M3, M4）
I_D3 ≈ I_D1 = 15 µA
Vov3 = √( 2×I_D3 / (µp×Cox×(W/L)_3) )
(W/L)_3 = 15/0.5 = 30 → Vov3 ≈ √(30×10⁻⁶ / (100×10⁻⁶×30)) ≈ 0.1 V

(3) 第2段（M6）
I_D6 = 95 µA
(W/L)_6 = 85/0.5 = 170
Vov6 = √( 2×I_D6 / (µp×Cox×(W/L)_6) )
Vov6 ≈ √(190×10⁻⁶ / (100×10⁻⁶×170)) ≈ 0.106 V

───────────────────────────────
【2. 小信号パラメータ】

gm = 2 × I_D / Vov
ro = 1 / (λ × I_D)

M1: gm1 = 2×15×10⁻⁶ / 0.223 = 0.135 mS
ro1 = 1 / (0.05×15×10⁻⁶) = 1.33 MΩ

M3: gm3 = 2×15×10⁻⁶ / 0.10 = 0.3 mS
ro3 = 1 / (0.05×15×10⁻⁶) = 1.33 MΩ

M6: gm6 = 2×95×10⁻⁶ / 0.106 = 1.79 mS
ro6 = 1 / (0.05×95×10⁻⁶) = 210 kΩ

───────────────────────────────
【3. 電圧利得】

第1段利得：
Av1 = gm1 × (ro1 // ro3)
ro1 // ro3 ≈ 0.67 MΩ
Av1 = 0.135×10⁻³ × 0.67×10⁶ = 90.5 V/V ≈ 39 dB

第2段利得：
Av2 = gm6 × (ro6 // ro7) ≈ 1.79×10⁻³ × 105×10³ = 188 V/V ≈ 45.5 dB

全体利得：
Av_total = Av1 × Av2 = 90.5 × 188 = 1.7×10⁴ ≈ 84.6 dB

───────────────────────────────
【4. 利得帯域幅 (GBW)】

GBW = gm1 / (2π × Cc)
= 0.135×10⁻³ / (2π×3×10⁻¹²)
= 7.16 MHz

───────────────────────────────
【5. スルーレート (Slew Rate)】

SR = I_Cc / Cc
= 95×10⁻⁶ / 3×10⁻¹²
= 31.7 V/µs

───────────────────────────────
【6. 周波数補償と位相余裕】

主極：fp1 ≈ 1 / (2π × R1 × Cc)
副極：fp2 ≈ gm6 / (2π × CL)
零点：fz ≈ gm6 / (2π × Cc)

位相余裕 ≈ 60°（fz ≈ fp2 で相殺）

───────────────────────────────
【7. 出力範囲・入力範囲】

入力範囲：
VICMR_min = Vov1 + VSS = 0.22 V
VICMR_max = VDD - |Vtp| - Vov3 = 2.5 - 0.4 - 0.1 = 2.0 V

出力範囲：
Vout_min = VSS + Vov7 = 0.1 V
Vout_max = VDD - Vov6 = 2.4 V

───────────────────────────────
【8. 消費電力】

P_total = VDD × (Itail + I6)
= 2.5 × (30×10⁻⁶ + 95×10⁻⁶)
= 0.31 mW

───────────────────────────────
【9. 設計上の最適化ポイント】

Avを上げるには gm↑ or ro↑（長Lトランジスタ使用）
GBW↑： gm1を増加（M1のW/L拡大 or Itail増）
位相余裕↑： Ccを大きく、gm6を適切に調整
SR↑： I6またはCcを調整
消費電力↓： I6, Itailを小さく、W/L最適化

───────────────────────────────
【10. 設計結果まとめ】

指標	計算値	目標値	判定
利得	84.6 dB	≥60 dB	OK
GBW	7.16 MHz	≥5 MHz	OK
位相余裕	≈60°	≥60°	OK
スルーレート	31.7 V/µs	≥25 V/µs	OK
消費電力	0.31 mW	≤0.4 mW	OK

───────────────────────────────
【11. 解説要約】

・第1段が高ゲイン・低ノイズ化の鍵。差動ペアM1,M2で小信号電圧を電流に変換。
・M3,M4は電流ミラー負荷として電流差を出力電圧に変換。
・第2段M6は高出力インピーダンス増幅。M7で定電流負荷。
・Ccによるミラー補償で安定化し、GBWと位相余裕を制御。
・出力段を含まないため、出力電流は小さいが、低消費電力・高利得が得られる。

カスコード接続

───────────────────────────────
【カスコード接続の概要】
───────────────────────────────

■ 構成
図の回路は、M1（ソース接地増幅段）と M2（ゲート接地段）を直列に接続した「カスコード増幅回路」である。
M1 が電圧－電流変換、M2 が電流－電圧変換を担う。

入力：Vin（M1ゲート）
出力：Vout（M2ドレイン）
電流源：IB が定電流を供給
ゲートバイアス：VB により M2 の動作点を固定

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【設計条件例】

電源電圧：VDD = 2.5 [V]
電流源：IB = 50 [µA]
プロセス：μnCox = 200 µA/V²
λ = 0.05 V⁻¹
(Vth1 = Vth2 = 0.4 V と仮定)
(M1, M2 ともに同一NMOS)

───────────────────────────────
【1. DCバイアス設計】

(1) M1 の過剰電圧 (Vov1)
I_D = (1/2) μnCox (W/L)_1 (Vov1)²
→ Vov1 = √(2×I_D / (μnCox×(W/L)_1))

例：I_D = 50 µA, (W/L)_1 = 10
→ Vov1 = √(100×10⁻⁶ / (200×10⁻⁶×10)) = 0.223 V

(2) M2 の過剰電圧 (Vov2)
M2 にも同じ電流が流れるため、
Vov2 = √(2×I_D / (μnCox×(W/L)_2))
(W/L)_2 = 20 → Vov2 ≈ 0.158 V

(3) バイアス電圧 VB
VB = Vgs2 + Vds1 + Vov1
Vgs2 = Vth2 + Vov2 = 0.4 + 0.158 = 0.558 V
Vds1 ≈ Vov1 = 0.223 V
VB ≈ 0.558 + 0.223 = 0.781 V

───────────────────────────────
【2. 小信号解析】

(1) gm と ro
gm1 = 2 × I_D / Vov1 = 2×50×10⁻⁶ / 0.223 = 0.448 mS
gm2 = 2 × I_D / Vov2 = 2×50×10⁻⁶ / 0.158 = 0.633 mS

ro1 = 1 / (λ × I_D) = 1 / (0.05×50×10⁻⁶) = 400 kΩ
ro2 = 1 / (λ × I_D) = 400 kΩ

───────────────────────────────
【3. 電圧利得】

■ カスコード接続の電圧利得

Av = gm1 × (ro1 × ro2)
（ro1×ro2 は直列接続による増強効果）

Av = 0.448×10⁻³ × (400×10³ × 400×10³)
= 0.448×10⁻³ × 1.6×10¹¹
= 7.17×10⁷ ≈ 97 dB

※ 単段ソース接地回路の約 400kΩ に対し、カスコードは ro² に比例して増大。

───────────────────────────────
【4. 出力抵抗】

Rout ≈ ro2 + (1 + gm2×ro2)×ro1
= 400k + (1 + 0.633×10⁻³×400×10³)×400k
= 400k + (1 + 253)×400k
= 400k + 101.6M ≈ 102MΩ

出力抵抗が大幅に増加するため、利得向上が得られる。

───────────────────────────────
【5. ゲイン帯域幅 (GBW)】

GBW = gm1 / (2π × C_L)
カスコードは GBW が単段と同等（入力トランジスタの gm に依存）

───────────────────────────────
【6. 出力電圧スイング】

出力上限：Vout_max = VDD - Vov2
出力下限：Vout_min = Vov1 + Vov2 + Vth
= 0.223 + 0.158 + 0.4 = 0.781 V

したがって出力スイング：
ΔVout = 2.5 - 0.781 = 1.72 V

出力振幅は制限される。

───────────────────────────────
【7. 特徴まとめ】

項目	カスコード回路の特性
電圧利得	高い（ro²効果）
出力抵抗	非常に大きい（MΩ級）
入力抵抗	高い
GBW	ソース接地と同等
出力スイング	狭い（制約あり）
消費電力	小さい（低電流）

───────────────────────────────
【8. 設計上の注意】

M2 のバイアス VB は重要。過剰電圧が小さすぎると出力スイングが制限される。
ro が大きいほど利得向上だが、λ の影響で過剰に期待できない。
出力スイングを確保するには「フォールデッドカスコード」構成が有効。
高利得・広帯域化には gm1 増加と C_L 低減が有効。

───────────────────────────────
【9. 設計結果まとめ】

指標	計算値	備考
Av	約 97 dB	非常に高い利得
Rout	約 100 MΩ	出力抵抗極大
GBW	gm1/(2πCL)	単段と同等
出力スイング	約 1.7 V	制限あり

───────────────────────────────
【10. まとめ】

カスコード接続は「ソース接地段＋ゲート接地段」を直列接続し、
小信号利得を大きくしつつ、周波数帯域を保つ設計法。
特に差動増幅器のアクティブロードやフォールデッドカスコード構成において、
高利得化・高出力抵抗化に広く利用される。

───────────────────────────────

カスコードカレントミラー

───────────────────────────────
【回路概要】
───────────────────────────────
図は NMOS カスコードカレントミラー。
M1–M2 が基本ミラー対。
M3–M4 がカスコード段として出力抵抗を向上させる。

入力：Iref
出力：Io
目的：出力抵抗 ro を大きくして電流ミラーの精度を向上する。

───────────────────────────────
【1. 通常カレントミラーの問題点】
───────────────────────────────
理想では Io = Iref
しかし実際はチャネル長変調効果により
Id ≈ (1/2) μnCox (W/L)(Vgs−Vth)²(1 + λVds)
よって Vds1 ≠ Vds2 となると電流比が変化する。

電流誤差率は
ΔI / Iref ≈ λ ΔVds

λ=0.05 [V⁻¹], ΔVds=0.2V とすれば誤差は 1% 程度になる。

───────────────────────────────
【2. カスコード構成による改善】
───────────────────────────────
カスコード段 M3–M4 により出力ノードの電圧変化が抑えられる。
→ 出力抵抗 ro_out が大幅に増加。

出力抵抗：
ro_out ≈ ro2 + (1 + gm4 × ro4)(ro1 // ro3)

近似的に ro ≈ 1/(λID) を代入すると
ro_out ≈ (1 + gm4 × ro4) × ro2
gm4 × ro4 ≈ 50〜100 程度であるため
出力抵抗は通常の約 50〜100 倍になる。

───────────────────────────────
【3. 電流精度の定量評価】
───────────────────────────────
カスコードにより ΔV の影響が (gm4 + gmb4)ro4 倍抑圧される：

ΔIo / Iref ≈ (λ / (gm4 × ro4)) × ΔVds

gm4 × ro4 = 100 の場合、
誤差は 1/100 に低減され、
電流精度は通常型の約100倍に向上。

───────────────────────────────
【4. 小信号モデル】
───────────────────────────────
M3, M4 はゲート接地増幅器として動作。
出力ノードの変動 ΔVout に対してノード X の電圧変化 ΔVX は：

ΔVX / ΔVout ≈ 1 / (gm4 × ro4)

すなわち、出力ノードの変動が下段に伝わりにくくなる。
これが出力抵抗増加と電流精度向上の本質。

───────────────────────────────
【5. 設計手順例】
───────────────────────────────

目標電流設定：Iref = 50 µA
M1, M2 の W/L を決定（Vov ≈ 0.2V）
　I = (1/2) μnCox (W/L)(Vov)²
　→ (W/L) ≈ 2×I / (μnCox×Vov²)
　= 2×50×10⁻⁶ / (200×10⁻⁶×0.2²) = 12.5
M3, M4 は gm×ro が大きくなるよう長L化。
　例：L=2〜3 µm, W=10 µm
バイアス電圧 VB は M3 の Vgs + M1 の Vds_sat で設定。

───────────────────────────────
【6. 出力電圧条件（全MOSが飽和する条件）】
───────────────────────────────
各トランジスタが飽和領域にあるためには：

Vout_min = Vgs4 + Vgs2 − Vth2

Vgs4 = Vth + Vov4
Vgs2 = Vth + Vov2
したがって：
Vout_min = 2Vov + Vth

例：Vth=0.4V, Vov=0.2V → Vout_min=0.8V
すなわち、0.8V以上の出力電圧が必要。

これは通常のカレントミラー（Vout_min≈Vov+Vth=0.6V）より
0.2V以上余分な電圧マージンを要する。

───────────────────────────────
【7. 性能比較】

項目	通常ミラー	カスコードミラー
出力抵抗 ro_out	≈ 1/(λID)	≈ (gm×ro)×1/(λID)
電流誤差率	λΔVds	(λΔVds)/(gm×ro)
必要出力電圧	Vov+Vth	2Vov+Vth
電流精度	中程度	高精度
消費電圧マージン	小	大

───────────────────────────────
【8. 設計上の注意点】
───────────────────────────────

電圧ヘッドルームの確保
　低電源電圧動作（1.8V以下）では M3, M4 が飽和しにくい。
　→ 対策：フォールデッド・カスコード構造またはレギュレーテッド・カスコードを採用。
チャネル長の最適化
　長L化で ro 向上、しかし面積増加と遅延悪化に注意。
熱ドリフト
　電流精度を高めても、温度係数により誤差が生じる。
　バイアス回路の安定化が必要。

───────────────────────────────
【9. 設計結果まとめ（例）】

パラメータ	値	単位	備考
Iref	50	µA	入力基準電流
λ	0.05	V⁻¹	NMOS特性
gm×ro	100	-	カスコード段の効果
ΔI/I	0.01%	-	電流誤差率
Vout_min	0.8	V	飽和維持条件
改善倍率	約100倍	-	通常比

───────────────────────────────
【10. まとめ】

カスコードカレントミラーは、
出力抵抗を大きくし、電流精度を10〜100倍向上させる高精度電流源。

しかし、
・必要電圧マージンが大きく低電圧では動作しにくい
・面積が増える
といった課題もある。

低電圧カスコードカレントミラー

【問題】低電圧カスコードカレントミラーの設計

───────────────────────────────
【条件】
Iref = 50 µA
Vth = 0.7 V
Veff = 0.2 V
M1〜M4 はすべて同一特性で飽和動作中。

───────────────────────────────
(1) 通常カスコードの最小出力電圧

通常カスコードでは、入力側にダイオード接続が2段必要。
よって最小出力電圧は

V_O(min) = 2Veff + Vth
= 2(0.2) + 0.7 = 1.1 V

───────────────────────────────
(2) 低電圧カスコードの最小出力電圧

ゲートバイアスVbを独立に与える構造の場合：

V_O(min) = 2Veff
= 0.4 V

従来比で 0.7 V 低減。
低電圧（例: VDD = 1.2 V）でも全トランジスタが飽和動作可能。

───────────────────────────────
(3) バイアス電圧Vbの設計範囲

すべてのMOSを飽和させる条件より：

Veff1 + Vth3 < Vb < Vgs1 + Veff3

近似的に：
Vb ≈ Vth + 2Veff = 0.7 + 0.4 = 1.1 V

───────────────────────────────
(4) バイアス電圧生成法

(a) ダイオード接続MOS法
・Irefと同じ電流を流すMOSでVgs = Vth + 2Veffを得る
・Lを長くする or 並列段数でVeff調整可能
・利点：精度高く安定
・欠点：電流源が増え、面積・消費電力増加

(b) 抵抗分圧法
・抵抗RにIrefを流してVeff分のIR降下を作る
　R = Veff / Iref = 0.2 / 50µA = 4 kΩ
・利点：構造が単純、低消費電力
・欠点：プロセスばらつきに弱く、精度低下

───────────────────────────────
【まとめ】

項目	通常カスコード	低電圧カスコード
最小出力電圧	2Veff + Vth = 1.1 V	2Veff = 0.4 V
出力抵抗	高い	高い（同等）
動作余裕	小	改善（低電圧動作可）
バイアス生成	自己バイアス	外部Vb必要
用途	高電圧動作回路	低電圧・低消費回路

───────────────────────────────

設計問題：テレスコピックカスコード vs フォールデッドカスコード

【問題設定】

同一CMOSプロセス（VDD = 3.3 V, Vth = 0.7 V, |Veff| = 0.2 V）において、
差動入力段をもつオペアンプを テレスコピックカスコード と フォールデッドカスコード の2方式で設計する。

目標仕様

項目	目標値
DCゲイン	≧ 80 dB
GBW (Gain Bandwidth)	≧ 10 MHz
出力スイング	最大化
消費電流	できるだけ小さい

【設計課題1】テレスコピックカスコードの設計

構成式
- 入力段：NMOS差動対 (M7–M8)
- カスコード段：M3–M6
- 出力負荷：M1–M2（PMOS）
有効電圧マージン
- 下側： 2 × Veff + Vth = 1.1 V
- 上側： 2 × Veff + Vth = 1.1 V
  ⇒ 出力スイング最大 ≈ 3.3 – 2.2 = 1.1 V
利得近似式
```
Av ≈ gm1 × (ro1 || ro3 || ro5) × (ro7 || ro9)
≈ gm × (ro)^2
```
ここで ro ≈ V_A / I_D, V_A = λ⁻¹（アーリー電圧）
特徴
- 利得が高くノイズが少ない
- スイングが小さく、低電圧動作に不向き
- 消費電流が少なく高速

【設計課題2】フォールデッドカスコードの設計

構成式
- 入力段：PMOS差動対 (M1–M2)
- 折り返し段：M9–M10
- 負荷：NMOSカスコード M3–M8
電圧マージン
- 出力スイングはテレスコピックより広い
- 下側 ≈ Veff + Vth = 0.9 V
- 上側 ≈ 2 × Veff + Vth = 1.1 V
  ⇒ スイング ≈ 3.3 – 2.0 = 1.3 V（やや改善）
利得近似式
```
Av ≈ gm1 × (ro3 || ro5) × (ro9 || ro7)
≈ gm × (ro)^2
```
ただし中間ノードが増えるため GBW はやや低下。
特徴
- 入出力電位の自由度が高く、レールツーレール化が容易
- スイング広く低電圧動作に適す
- 電流経路が複数で消費電流が大きい
- ノイズ多め、位相余裕取りやすい

【設計課題3】比較と考察

項目	テレスコピック	フォールデッド
DCゲイン	高い（~100 dB）	やや低い（~80 dB）
出力スイング	狭い	広い
低電圧対応	不可	可
消費電流	小	大
位相余裕	小	大
回路面積	小	大

【解説】

テレスコピックは1経路構造のため高速・低消費電力だが、Vds マージンが狭く低電圧環境では飽和が維持できない。
フォールデッドは折り返し構造で電位を上下に分けて扱うため、2 V 以下でも安定動作可能。

【まとめ】

高電圧・低電流環境 → テレスコピック
低電圧・高出力スイング重視 → フォールデッド

最終的に、ターゲット仕様を満たす条件でトレードオフ設計を行う。
例：VDD=1.8 Vではフォールデッドカスコードが必須。

スーパーソースフォロワ

【課題】スーパーソースフォロワの数値設計

条件設定

電源電圧 VDD = 1.8 V
入力電圧 Vin = 0.9 V
出力電流 Iout = 100 µA
NMOSトランジスタ M₁, M₂ の閾値電圧 Vth = 0.5 V
遷移周波数領域での有効電圧 Veff = 0.2 V
トランジスタの相互コンダクタンス gm = 2·ID / Veff

したがって：
gm₁ = gm₂ = (2 × 100 µA) / 0.2 V = 1 mS
ro₁ = ro₂ = VA / ID = 50 V / 100 µA = 500 kΩ
（VA：アーリー電圧）

───────────────────────────────

(1) 通常ソースフォロワの出力抵抗

Rout(SF) ≈ 1 / gm₁ = 1 / (1×10⁻³) = 1 kΩ

───────────────────────────────

(2) スーパーソースフォロワの出力抵抗

理論式：
Rout(SSF) ≈ (1 / gm₁) / (1 + gm₂·ro₁)

代入：
gm₂·ro₁ = (1×10⁻³) × (5×10⁵) = 500

Rout(SSF) ≈ (1 / 1×10⁻³) / (1 + 500)
= 1000 / 501 ≈ 2.0 Ω

→ 通常ソースフォロワの約 1/500 に低減。
大容量負荷（例：CL = 10 pF）でも安定動作。

───────────────────────────────

(3) 電圧利得 Av

Av ≈ gm₁·ro₁ / (1 + gm₁·ro₁ + gm₂·ro₂)

代入：
gm₁·ro₁ = gm₂·ro₂ = 500
Av = 500 / (1 + 500 + 500) = 500 / 1001 ≈ 0.50

→ 単段SSFではゲイン ≈ 0.5（バッファ段として十分）。
→ カスコード補助回路を追加すれば 0.8～0.9 程度まで向上可能。

───────────────────────────────

(4) 出力スイング

Vout(max) ≈ VDD − Veff = 1.8 − 0.2 = 1.6 V
Vout(min) ≈ Vth + Veff = 0.5 + 0.2 = 0.7 V
→ 出力スイング ≈ 0.9 V

───────────────────────────────

(5) 動作解釈（物理的説明）

・M₁ は入力信号を受け、電流変化で出力電位を制御。
・M₂ は出力の変化を検出し、フィードバック的に M₁ のゲート電位を補正。
　→ 出力電圧が下がると M₂ のドレイン電位が低下し、M₁ のゲートが上昇。
　→ 結果として M₁ のドレイン電流が増加し、voutを押し上げて変動を抑制。
　→ この帰還動作により Rout が gm₂·ro₁ 倍だけ低下。

───────────────────────────────

(6) 回路設計パラメータ

パラメータ	設定値	説明
VDD	1.8 V	低電圧動作用
Iout	100 µA	バッファ電流
Vth	0.5 V	NMOS閾値電圧
Veff	0.2 V	飽和動作確保
gm₁, gm₂	1 mS	入力・帰還トランジスタ
ro₁, ro₂	500 kΩ	出力抵抗（アーリー効果）
Rout(SSF)	約 2 Ω	非常に低い出力抵抗
Av	約 0.5	バッファ動作

───────────────────────────────

(7) 設計上の利点と注意点

【利点】
・出力抵抗が極めて小さい → 負荷容量駆動能力が高い
・周波数帯域が広い → GBW向上
・カスコードなしで高性能な出力段を構成可能

【欠点】
・補助トランジスタM₂のバイアスが必要
・電流経路増加による消費電流増大
・利得は1未満で、厳密なボルテージフォロワではない

───────────────────────────────

【まとめ】

項目	ソースフォロワ	スーパーソースフォロワ
出力抵抗	1 / gm₁ = 1 kΩ	≈ 2 Ω（500倍低減）
ゲイン	≈ 0.9	≈ 0.5～0.8
帯域	中程度	高速広帯域
消費電流	小	やや増加
主用途	汎用バッファ	高速ドライバ・出力段

───────────────────────────────

【設計ポイント】

スーパーソースフォロワは「帰還による仮想カスコード化」で、
gm₂·ro₁ の大きさに応じて出力抵抗を劇的に下げる。
設計時は gm₂·ro₁ ≫ 1 となるように ID, L, W を調整し、
帯域と消費電流のトレードオフを最適化する。

レールツーレール入力段

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CMOSアンプの設計の課題

第1章 基本増幅回路

第2章 二段構成と電流ミラー

第3章 高性能化構成

【設計問題】

【解析式】

【設計手順（例）】

【設計例（実現可能なパラメータに修正）】

【最終設計結果（例）】

【ソース接地増幅回路の設計問題】

1. 回路概要

2. 設計仕様（Specification）

3. 設計目的

4. 設計手順

(1) 動作点条件の整理

(2) 動作点の設計（Voutを中央に設定）

(3) 電流 ID の決定

(4) gm1 の式と ID の関係

(5) Av = 20 から ID を求める

(6) 各パラメータの計算

5. 設計結果（まとめ）

6. 小信号モデル式（確認用）

7. 設計解説

【設計課題】CMOS差動増幅回路の設計（Differential Amplifier Design）

1. 問題設定（Problem Statement）

【回路構成】

2. 設計仕様（Specification）

3. 設計手順（Design Procedure）

Step 1. 差動電流の分配

Step 2. M1, M2 の動作点設計（VGS1）

Step 3. ソース電位とM5の設計

Step 4. M3, M4 のバイアス条件（Vb2）

Step 5. 出力共通モード電圧（Vout,CM）

Step 6. トランスコンダクタンス gm

Step 7. 出力抵抗 ro（nMOS, pMOS）

Step 8. 差動利得 Ad

Step 9. 線形動作範囲（入力振幅）

Step 10. 同相除去比 CMRR

4. 設計結果（Final Design Summary）

5. 小信号等価式まとめ（式だけ抜粋）

6. 解説・考察（Technical Discussion）

【設計課題】ソースフォロワ回路（ドレイン接地回路）の設計

1. 問題設定（Problem Statement）

2. 設計仕様（Specification）

3. 動作概要（Operating Principle）

4. 動作条件（DC動作点の設計）

5. 設計手順（Design Procedure）

Step 1. 動作点設定

Step 2. ソース抵抗 Rs の算出

Step 3. 小信号パラメータ gm, ro

Step 4. 電圧利得 Av の計算

Step 5. 出力抵抗 Rout

Step 6. 電圧利得・入力抵抗・電流利得の確認

6. 設計結果（まとめ）

7. 小信号等価式まとめ（プレーンテキスト）

8. 設計上の要点（解説）

【設計課題】ゲート接地増幅回路（Common-Gate Amplifier）

1. 回路概要（Overview）

2. 設計仕様（Specification）

3. 動作原理（Principle）

4. 動作点設計（DC設計）

(1) 飽和動作条件

(2) ドレイン電流式

(3) バイアス設計

(4) VGS の算出

5. 小信号解析（Small-Signal Analysis）

(1) 小信号モデル

(2) 電圧利得

(3) 入力インピーダンス

(4) 出力インピーダンス

6. 設計手順（Design Example）

Step 1. gmの決定（利得指定から）

Step 2. 動作電流 ID の計算

Step 3. バイアス点電圧の計算

Step 4. 出力動作点電圧

7. 小信号パラメータと結果

8. 特徴と考察（Discussion）

9. プレーンテキスト式まとめ

10. まとめ（Summary）

二段CMOSオペアンプ設計問題

第1章　基本増幅回路

第2章　二段構成と電流ミラー

第3章　高性能化構成