2段構成CMOSアンプ設計

仮定仕様

• 電源電圧 Vdd = 1.8 V

• 出力負荷容量 Cout = 10 pF

• 補償容量 Cc ≈ 0.2 Cout = 2 pF

• スルーレート SR = 10 V/µs

• 単位利得帯域幅 UGB = 10 MHz

• プロセスパラメータ：

  • 移動度・酸化容量積 µCox = 200 µA/V²（典型的な 0.18µm CMOS想定）
  • 閾値電圧 Vth ≈ 0.4 V
  • 過剰ゲート電圧 Vov = Vgs − Vth ≈ 0.2 V

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設計手順

① Cc の決定

Cc = 0.2 × Cout = 0.2 × 10 pF = 2 pF

→ 安定性を確保するために 2 pF 程度に設定。

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② I5 の決定（M5 の電流源）

I5 = SR × Cc = (10 V/µs) × (2 pF)
   = 20 µA

M5 は差動対のテール電流源として 20 µA を供給。

W/L 設計（M5）
MOS 電流式：

Id = (1/2) µCox (W/L) Vov²

したがって：

W/L = 2 Id / (µCox Vov²)
    = 2 × 20e-6 / (200e-6 × 0.2²)
    = 5

→ M5 の (W/L) ≈ 5

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③ gm1,2 の決定（M1, M2 差動対）

gm1 = ωu × Cc
    = 2π × (10 MHz) × (2 pF)
    ≈ 0.126 mA/V

M1, M2 に流れる電流はテール電流の半分 → 10 µA

gm = 2 Id / Vov = 2 × 10e-6 / 0.2 = 0.1 mA/V

ほぼ設計値（0.126 mA/V）に近い。

W/L 設計（M1, M2）

W/L = 2 Id / (µCox Vov²)
    = 2 × 10e-6 / (200e-6 × 0.2²)
    = 2.5

→ M1, M2 の (W/L) ≈ 2.5

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④ 入力範囲（M3, M4 負荷）

M3, M4 はアクティブ負荷として常に飽和領域に置く必要あり。
通常は M1, M2 と同程度かやや大きめの W/L を確保。

設計例
M3, M4 の (W/L) ≈ 3〜5

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⑤ 入力下限（Vin(min)）

M5 の飽和条件で決まる。
Vds(M5) > Vov を確保するように設計。
テール電流小さめ、Vov ≈ 0.2 V なので問題なし。

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⑥ gm6 の決定（第2段 M6）

条件：

gm6 ≈ 10 × gm1 ≈ 10 × 0.126 mA/V = 1.26 mA/V

M6 の電流は M5 の電流をミラーするため ≈ 20 µA。

必要な Vov：

gm = 2 Id / Vov → Vov = 2 Id / gm
Vov = 2 × 20e-6 / 1.26e-3 ≈ 0.032 V

かなり小さいので、実際には W/L を大きくして gm を稼ぐ。

W/L 設計（M6）

W/L = 2 Id / (µCox Vov²)
    = 40e-6 / (200e-6 × 0.032²)
    ≈ 195

→ M6 の (W/L) ≈ 200 （かなり大きめ）

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⑦ M4 の飽和条件

M4 はアクティブ負荷として常に飽和。
そのため (W/L) を M1, M2 よりやや大きめにして Vds > Vov を確保。

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M7, M8 の設計

M7：第2段の電流源（20 µA）
M8：バイアス生成用

同様に Id = 20 µA, Vov = 0.2 V で設計すれば：

W/L = 2 Id / (µCox Vov²) = 5

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最終まとめ（設計例, Vdd=1.8V, µm単位換算）

MOS	役割	Id [µA]	gm [mA/V]	(W/L) 設計値
M1, M2	差動対	10	0.1	≈ 2.5
M3, M4	アクティブ負荷	10	-	3〜5
M5	テール電流源	20	-	≈ 5
M6	第2段増幅	20	1.2	≈ 200
M7	第2段電流源	20	-	≈ 5
M8	バイアス生成	20	-	≈ 5

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1) L（チャネル長）—速度 vs 利得・精度

物理と式

• 出力抵抗：ro ≈ 1/(λ·Id)、短チャネルほど λ↑ → ro↓

• 伝達周波数：fT ≈ gm/(2π·Cgg)、短チャネルほど fT↑

• 1/f雑音：∝ 1/(W·L)、長く広いほど低減

• マッチング（Pelgrom）

  • σ(ΔVth) ≈ A_Vt/√(W·L)
  • σ(Δβ)/β ≈ A_β/√(W·L)

実務指針（用途別）

• 高速/IF・RF/広帯域I/O：L = Lmin
• 高利得OPAMP/精度回路/ミラー：L = 2~3·Lmin（ro, 1/f, マッチング確保）
• 基準/高精度ミラー：必要なら L ≥ 3~5·Lmin

チェック

• 目標利得 Av ≈ (gm·ro) を満たす最短の L を選定
• 入力段・電流ミラーは L長め、高速段は Lmin を基本に分割運用

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2) W（チャネル幅）—gm・雑音 vs 容量・電力

基本式

• 飽和電流：Id = (1/2)·μCox·(W/L)·Vov²
• トラコン：gm = 2Id/Vov = μCox·(W/L)·Vov
• 合成容量（概算）：Cgs ≈ (2/3)·W·L·Cox + C_ovl, Cgd ≈ C_ovl（飽和時）
• UGB：ωu ≈ gm/Cc（ミラー補償時の簡易）

設計フロー

1. 仕様から UGB, SR, Cout → Cc（例：Cc ≈ 0.2~0.5·Cout）
2. gm1 = ωu·Cc を設定（入力段）
3. SR = I_tail/Cc から電流（テール/第2段）を決定
4. gm = 2Id/Vov で Vov を選び（一般に 0.15~0.25 V）、W を逆算

トレードオフ

• W↑ → gm↑・熱雑音↓・1/f↓ だが Cgs,Cgd↑ → 帯域/位相余裕↓
• 容量増加を 電流↑ で相殺 → 消費電力↑
• 実務：必要最小の W で gm を満たし、余剰な容量を作らない

目安

• 入力ペア：ノイズ/マッチング狙いで W広め・L長め（ただし C を見ながら）

• 出力段/第2段：gm/Id 法 で所望の速度/効率点に合わせる

  • 参考：gm/Id ≈ 20–25 V⁻¹（低ノイズ効率）、10–15 V⁻¹（高速寄り）

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3) マルチフィンガー—Rg低減・マッチング・寄生最適化

なぜ分割？

• 1本Wが大きいと ゲート抵抗 Rg↑、配線・拡散の寄生RC↑、エッジ効果でマッチング悪化

効果とモデル

• 総幅：W_total = N_f · W_finger

• Rg 有効値は 概ね ∝ 1/N_f（ゲート両端多点コンタクト＆メタルストラップ前提）

  • 片側給電より 両端給電の方が Rg を ~1/3 程度に低減（分布抵抗効果の定番近似）

• 拡散共有（S/D シェア）で 周辺周長/単位幅の接合容量（Cjsw）を削減 → 寄生低減

• 対称配置（差動）・コモンセントロイド（ミラー/アレイ）でミスマッチと勾配誤差を抑制

• ダミーフィンガを両端に追加 → STI/LOD/エッジ効果を緩和

周波数指標での決め方

• 目標周波数 f_tgt に対し、ゲート時定数を抑える：

  • Rg_eff · Cgg ≤ 1/(2π·α·f_tgt)（α≈3~5 で十分余裕）
  • Cgg ≈ Cgs + Cgd（飽和で Cgd は小さめ、重みは回路で変動）

• この条件から 必要な Rg_eff を計算 → N_f を最小で満たすよう選定

  • N_f = ceil(Rg_single / Rg_req)（概念式）

実務指針

• 閾値：W_finger ≳ 10–20 µm なら分割検討（プロセス/金属抵抗/速度次第で調整）
• 差動入力：同一 N_f、同一指寸法、左右完全対称、共用ガードリング
• ゲート配線：両端給電 + メタル多層ストラップ、長距離はビアスタック多用
• ドレイン・ソース：シールド/ガードリングでサブストレート結合抑制
• 接続密度：n本ごとにゲート縦ストラップを落とし、配線インダクタ/抵抗を分散

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4) まとめの設計チェックリスト

• 利得：Av = gm·ro を満たす最短 L（入力/ミラーは 2~3·Lmin）
• 帯域/安定度：ωu = gm1/Cc、Miller C は負荷の 0.2~0.5倍を初期値
• SR：I = SR·Cc（テール/第2段電流を確保）
• ノイズ/マッチング：W·L を増やすと改善（ただし容量↑に注意）
• マルチフィンガ：Rg_eff·Cgg 制約から N_f を最小で満たす
• レイアウト：ダミー、共通中心、両端給電、拡散共有、ガードリング、等長・等配線

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5) 簡易数値例（指の本数の見積り）

• 目標：f_tgt = 100 MHz、余裕係数 α = 4
• 単指ゲート抵抗（両端給電後の等価）：Rg_single = 40 Ω
• Cgg ≈ 120 fF（W,L,重なりからの概算）
• 要求：Rg_req ≤ 1/(2π·α·f_tgt·Cgg) ≈ 1/(2π·4·1e8·120e-15) ≈ 3.3 Ω
• 必要本数：N_f ≥ Rg_single/Rg_req ≈ 40/3.3 ≈ 12.1 → 12〜14 本程度
  （実装は配線/ビア/ストラップの寄生も見込んで +20% で設計）

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6) 段別の寸法戦略（2段アンプ例）

• 入力差動（M1/M2）：L = 2~3·Lmin、W は gm1=ωu·Cc とノイズ目標で決定、N_f は Rg·Cgg 制約で
• アクティブ負荷/ミラー（M3/M4/M7/M8）：L = 2~3·Lmin、W はミラー比・ヘッドルーム・ro目標で
• 第2段（M6）：L = Lmin~2·Lmin、gm6/gm1 ≈ 5~10、容量増を見ながら W と N_f を調整

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7) 失敗パターン回避

• Wだけ大きい：容量過多 → 帯域/PM悪化、補償過多でSR/電力が悪化
• Lだけ長い：gm不足で UGB 未達、SR劣化
• N_f不足：ゲート抵抗で高域がロールオフ、リンギング/発振
• レイアウト非対称：差動オフセット↑、CMRR↓、PSRR↓
• ダミー省略：STI/LODでVthズレ、温度ドリフト・直線性悪化

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