#概要
athrill2がTOPPERS/ATK2カーネルの実機レス環境対応していることを客観的(定性的に)にチェックしておくことは，今後のathrill2の機能拡張方向を示す上で有意義である．そのため，「次世代車載システム向けRTOSハードウェア要求仕様書 Ver.3.0.1」に対して，athrill2の仕様準拠割合を調査した結果を以下に示す(SC1については100％であるため省略)．
#TOPPERS/ATK2ハードウェア要求仕様の準拠割合
| スケーラビリティクラス | MR(最小要求) | SR(標準要求) | AR(性能改善要求) |
|---|---|---|---|
| SC2 | 100%(2/2) | 50%(1/2) | 0%(0/1) |
| SC3 | 100%(10/10) | 50%(1/2) | 0%(0/2) |
| SC1-MC | 100%(5/5) | 67%(6/9) | 17%(1/6) |
| SC2-MC | 80%(4/5) | 9%(1/11) | 14%(1/7) |
| SC3-MC | 100%(6/6) | 64%(7/11) | 13%(1/8) |
#TOPPERS/ATK2ハードウェア要求仕様の準拠調査結果
| 要件レベル | 要件番号 | athrill2対応 | 要件レベル | 要件番号 | athrill2対応 |
|---|---|---|---|---|---|
| SR | 【HW001】 | 〇 | MR | 【HW021】 | 〇 |
| SR | 【HW002】 | 〇 | MR | 【HW022】 | 〇 |
| SR | 【HW003】 | 〇 | MR | 【HW023】 | × |
| MR | 【HW004】 | 〇 | SR | 【HW024】 | × |
| SR | 【HW005】 | × | SR | 【HW025】 | 〇 |
| SR | 【HW006】 | 〇 | SR | 【HW026】 | × |
| AR | 【HW007】 | 〇 | SR | 【HW027】 | × |
| AR | 【HW008】 | × | AR | 【HW028】 | × |
| SR | 【HW009】 | 〇 | MR | 【HW029】 | 〇 |
| AR | 【HW010】 | × | MR | 【HW030】 | 〇 |
| MR | 【HW011】 | 〇 | MR | 【HW031】 | 〇 |
| SR | 【HW012】 | × | MR | 【HW032】 | 〇 |
| AR | 【HW013】 | × | MR | 【HW033】 | 〇 |
| AR | 【HW014】 | × | MR | 【HW034】 | 〇 |
| SR | 【HW015】 | × | MR | 【HW035】 | 〇 |
| MR | 【HW016】 | 〇 | MR | 【HW036】 | 〇 |
| MR | 【HW017】 | 〇 | MR | 【HW037】 | 〇 |
| SR | 【HW018】 | 〇 | SR | 【HW038】 | 〇 |
| AR | 【HW019】 | × | SR | 【HW039】 | × |
| MR | 【HW020】 | 〇 | AR | 【HW040】 | × |
| AR | 【HW041】 | × |
#見解
| 要件番号 | 対応有無 | 見解 |
|---|---|---|
| 1 | 〇 | 設計上はN(>=2)個のコアを搭載可能 |
| 2 | 〇 | v850e2mの命令セット/エンディアンのコアをもつ |
| 3 | 〇 | いずれのコアからもアクセス可能な共有メモリをもつ |
| 4 | 〇 | v850e2mのCAXI命令により実現 |
| 5 | × | Compare and Swapは，CAXI命令が相当する．ただし，コア数が３個以上の待ち問題はこれだけでは解決できないと思われるので，×とした． |
| 6 | 〇 | CAXI命令はアトミック命令であり，本命令がアクセスを許されるメモリの容量の分だけロック単位を設定可能ということになり，個数の面での問題はない． |
| 7 | 〇 | CAXI命令はアトミック命令であり，本命令がアクセスを許されるメモリの容量の分だけロック単位を設定可能ということになり，個数の面での問題はない． |
| 8 | × | 未搭載 |
| 9 | 〇 | v850e2mのPEID（プロセッサ・エレメント ID）レジスタにより実現 |
| 10 | × | 未搭載 |
| 11 | 〇 | いずれのコアからもアクセス可能な共有メモリをもつ |
| 12 | × | 未搭載 |
| 13 | × | 未搭載 |
| 14 | × | 未搭載 |
| 15 | × | データキャッシュは未搭載 |
| 16 | 〇 | v850esfk3の割り込みマスク・レジスタ(IMR0-IM07)により割り込み要因毎にマスク可能 |
| 17 | 〇 | v850e2mのコア間割り込みにより実現．(割り込み番号0=core0割り込み, 割り込み番号1=core1割り込み) |
| 18 | 〇 | v850e2mの割り込みコントローラ仕様に準拠し，コア毎に割り込みコントローラを割り当て，割り込み発生すると両コアに割り込みが発生する．そのため，起動時にコア毎に割り込みマスク設定することで，特定コアのみに割り込みを発生させることができる． |
| 19 | × | 未搭載 |
| 20 | 〇 | v850esfk3の以下のタイマをサポート(TAAnCH0～TAAnCH3) |
| 21 | 〇 | 左記機能を実現するタイマを合計４個用意している． |
| 22 | 〇 | 左記機能を実現するタイマを合計４個用意している． |
| 23 | × | 未搭載 |
| 24 | × | 未搭載 |
| 25 | 〇 | 左記機能を実現するタイマを合計４個用意している． |
| 26 | × | 未搭載 |
| 27 | × | 未搭載 |
| 28 | × | 未搭載 |
| 29 | 〇 | v850e2mのメモリ保護機能を実現(命令保護領域数：最大５個, データ保護領域数：最大６個) |
| 30 | 〇 | v850e2mプロセッサ保護設定レジスタにより，特権モードにおいて，動的に設定内容を変更可能． |
| 31 | 〇 | v850e2mのメモリ保護機能を実現(命令保護領域数：最大５個, データ保護領域数：最大６個) |
| 32 | 〇 | v850e2mの仕様準拠し，CPU例外(ノンマスカブル)として実現されている |
| 33 | 〇 | v850e2mプロセッサ保護設定レジスタにより，特権モードにおいて，動的に設定内容を変更可能． |
| 34 | 〇 | v850e2mプロセッサ保護設定レジスタにより，データ保護領域は読み/書きのアクセス禁止/許可が可能 |
| 35 | 〇 | v850e2mプロセッサ保護設定レジスタにより，命令保護領域は読み/実行のアクセス禁止/許可が可能 |
| 36 | 〇 | v850e2mのメモリ保護機能を実現(命令保護領域数：最大５個, データ保護領域数：最大６個) |
| 37 | 〇 | v850e2mのメモリ保護設定レジスタは，コア毎に設定可能であり，メモリ保護違反例外は当該コアに対してのみ発生する． |
| 38 | 〇 | v850e2mプロセッサ保護設定レジスタにより，データ保護領域は読み/書きのアクセス禁止/許可が可能 |
| 39 | × | 未搭載 |
| 40 | × | 未搭載 |
| 41 | × | 未搭載 |