SystemVerilogのツール間互換性問題を解決する新手法

SystemVerilogは構文が複雑で、既存の商用EDAツールによる文法サブセットのサポートは断片的であり、オープンソースツールの現状の対応は商用ツールに及ばない場合があります。
このような課題に対し、DashRTL v2025.12は新開発の並列解析エンジンを搭載し、IEEE 1800-2012 LRMに規定された全ケース（問題を含む既知のGenQueueの例を除く）を完全にサポートしました。さらに、本ツールはSystemVerilogの文法サブセットを「収集」・「検査」する機能を備えており、ツール間の互換性の問題を効果的に解決します。