動作環境

PYNQ-Z1
Windows 10 Pro v1909
Vivado v2019.1
Pmod VGA

症状

FPGAプログラミング大全 Xilinx編 (小林優様)の第9章 VGA描画を試行
- Pmod VGAを使ってVGA出力
bitstreamは生成されるが、XSDKのint main()の最初にブレークできない
VGA描画も(当然)実行されない

Block Design

(FIFO_OVERFLOW, FIFO_UNDERFLOWのブロックは実装していない）

症状の理由

Block Designに含まれるdisplay_0 IPの作成において失敗をしていたようだ。

具体的にはSynthesisとSimulation双方においてdisp_fifo.xciを追加していたのだが、xciファイルをFile Groupsの「最後」に配置している時に警告がでる(下記）。
警告が出たままBlock Designを作成して、bitstreamを作成すると、そのbitstreamを使ったXSDKを動かそうとした時にint main()の最初の行にすらブレークできない。

[IP_Flow 19-801] The last file in file group "Synthesis" should be an HDL file: "../../simDisplay1/ipDisplay1.srcs/sources_1/ip/disp_fifo/disp_fifo.xci". During generation the IP Flow uses the last file to determine library and other information when generating the top wrapper file. If possible, please make sure that non-HDL files are located earlier in the list of files for this file group.

対処

xciファイルが最後にならないようにファイルの順番を変更する。

VGA出力

VGA出力成功した。
23回のbitstream生成。。。

さん、はい。
分かるかーーーボケーー（12時間ほど溶かした）。

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