動作環境

Windows 10 Pro (v1909) 
PYNQ-Z1 (Digilent) (以下、PYNQと表記)
PYNQ v2.5 Image
Vivado v2019.1 (64-bit)

Vivado v2019.1において上記のリンクのVerilogファイルをIPとして追加しようとした。

下記の部分でエラー「Error Syntax Error near "'".」が出る。

initial begin
    get_data        = '0;
    state           = '0;
    clk_cnt         = '0;
    get_startbit    = '1;
end

ブログの記事にはQuartusとあり、QuartusはSystem Verilogだろうかと考えた。
ファイルの種類をSystem Verilogに変更したところ、文法エラーは出なくなったようだ。

SystemVerilog は、ハードウェア記述言語のVerilog HDLを拡張した言語で、 ...