Verilog HDL > 「get_data = '0;」 > System Verilogの記述?

動作環境

Windows 10 Pro (v1909) 
PYNQ-Z1 (Digilent) (以下、PYNQと表記)
PYNQ v2.5 Image
Vivado v2019.1 (64-bit)

概要

• Verilogの実装 UART RXを試そうとした
• VivadoでIPとして追加時にエラーが出る
• System Verilogの記述のようだ

関連

• verilog～UART通信受信機(RX)編～
  • Keymaleの徒然草さん
  • 情報感謝です

文法エラー

Vivado v2019.1において上記のリンクのVerilogファイルをIPとして追加しようとした。

1. Tools > Create and Package New IP
2. Create a new AXI4 peripheral
3. .vファイルを上記のものに置き換え

下記の部分でエラー「Error Syntax Error near "'".」が出る。

initial begin
    get_data        = '0;
    state           = '0;
    clk_cnt         = '0;
    get_startbit    = '1;
end

System Verilogの記述?

ブログの記事にはQuartusとあり、QuartusはSystem Verilogだろうかと考えた。
ファイルの種類をSystem Verilogに変更したところ、文法エラーは出なくなったようだ。

System Verilog

• SystemVerilog

SystemVerilog は、ハードウェア記述言語のVerilog HDLを拡張した言語で、 ...