第５回 PYNQのOverlayを作ってみた

Last updated at 2024-07-21Posted at 2019-08-17

はじめに

第４回で、PSでbase overlay動かすところまではできたので、次のステップはカスタムoverlayをつくってみます。

PS :Processing System 基本周辺回路を含むマイコン部分
PL :Programmable Logic ユーザがプログラムできる回路
overlay :PLで作る周辺回路
base overlay : デフォルトの周辺回路

(手順省略)。

Zynq Presets（PYNQ-Z1のPLまわりの設定)を上記2)からダウンロードして解凍。
MasterXDC(制約ファイル)もダウンロードして解凍しておく。

Zynqなどプロセッサ付きの開発では、IP Integratorベースで設計するのが定石かな。
marseeさんの記事 3)を参考にしながら、kamotsuruさんの記事 4) にそってやってみる。

プロジェクトを作る(略)
ここで開発対象とするFPGAまたはボード情報を選択しなければならない。vivado web packには、PYNQ-Z1のボード情報はないので、xc7z020clg400-1を選択して、あとから先ほどダウンロードしたボード資源情報を突っ込んでいく。

IP Integratorを使うと、GUIをつかって、ハード部品(IP)のブロックを設定したりつないだりしてデザインを作ることができる。

ブロックデザインに、ご本尊のZynqを追加し、ダブルクリックし設定を加えていく。
まず、presetとして、先ほどダウンロードしたZynq Presetsファイルを適用する。これにより、PSの機能のうちPYNQ-Z1で実際に使用する機能がセットされる。
LEDにアクセスするには、AXIのGPIO（出力、つまりマスター)を使うが、presetでは、AXIのGPIOは設定されていない。そこで、Zynq BlockダイヤグラムのAXI Master Portをクリックして（メニュ-からPS-PL Configurationから選んでもよい)M AXI GP0にチェックをいれる
OK

DDRやFIXED_IOを外に出す(Make External)。これらは接続PINが固定されているので「Run Block Automation」をクリックすると自動配線される。（端子を右クリックしてMake Externalとしてもよい）

DDRやFIXED_IOピンについては、Debuggin' Everyday ZYBO で FreeBSD が動くまで (ハードウェア編)の記事を参考にさせていただきました。

次にパラレルIO(GPIO)のインターフェースを追加します。marseeさんの3)を参考にします。ひきつづき、IP IntegratorのBLOCK DESIGNでの作業です。

「＋」アイコン(Add IP)をクリックして、AXI GPIOを選択してブロックデザインに追加
4bit幅に変更
AXIバスを接続するため、Run Connection Automationをクリックすると、接続対象がでてくる。
そのまま作業をすすめるとGPIO側まで自動でつなごうとするが、きまったピンはないので、あとで手作業でつなぐ。このため、GPIOのチェックをはずし、S_AXIのチェックだけ残し、OK。
AXI_GPIOブロックのGPIO側のピンを展開し、gpio_io_oを選択し、右クリックしてMake Externalを選択
でてきたgpio_io_oのポートを選択すると、Block_propertiesのウィンドウに、External Port Propertiesが現れるので、Generalタブを選択し、名前をledに変更。

CRITICAL WARNING PCW_UIPARAM_DDR_DQS_TO_CLK_DELAY_2 has negative value -0.009 ...が２つでる。
Forumsの記事Vivado critical warning when creating hardware wrapperや2017.2 - [PSU-1] critical warning with basic Zynq design on DDR interface によれば、まあ気にしなくてもよいようです。

constraintに2)からダウンロードしたxdcファイルをcopy
xdcのledのエントリの先頭の＃をはずす
synthesisののちgenerate bitstreamを実行
成功したら、***.runs/impl_1/デザイン名_wrapper.bitをとりだす。
Tcl Console のログ出力で、Generated を検索し、Generated Block Design Tcl fileのパスを調べてsources_1_bd/design_1/hw_handofにあるdesign_1_bd.tclを取り出す
PYNQのsmbに接続し、¥¥pynq¥xilinx¥pynq¥overlays¥に格納フォルダ(PQ001など）を作成し、前述のbitとtclをcopyしファイル名を同じにする。

ここからは@kamotsuruさんの記事4)でやってみます。

PLをインポート

from pynq import Overlay
from pynq import PL
OL = Overlay("/home/xilinx/pynq/overlays/PQ001/design_1.bit")

GPIOの名前を確認

#OL.downoad()  # Overlayを作成した時点で自動ダウンロード
PL.ip_dict

MemoryMapedIOでアクセス

from pynq import MMIO
mmio=MMIO(int(PL.ip_dict["axi_gpio_0"]['phys_addr']),4,True)
mmio.write(0,15)

Lチカby@kamotsuruさん

import time
while(True):
    for i in range(16):
        mmio.write(0,i)
        time.sleep(0.5)

つぎは@kamotsuruさんの記事4)を参考にして、カスタムIPをつくってみよう。