MKIDGen3: RFSoC 4x2を用いた第三世代MKIDデジタル読み出しシステムを解説

はじめに

RFSoC 4x2を用いた第三世代MKIDデジタル読み出しシステム(MKIDGen3)について解説します。可視光MKIDのグループです。

• MKIDGen3: Energy-Resolving, Single-Photon-Counting MKID Readout on an RFSoC, arXiv:2406.09764

この記事はこの論文をメインに解説してみます。

この論文の元ネタは、
「Scaling Energy-Resolving Microwave Kinetic Inductance Detector Readout」
Jennifer Pearl Smith (カルテックのD論)のようで、

の 2, 3 章が Gen3 RFSoC4x2の論文に関するものと思われます。
(4章が、フレキケーブルの細かい研究をしてるようでこれも興味深いです。)

補足情報

この著者の一つ前の論文では、Highly-Multiplexed Superconducting Detector Readout: Approachable High-Speed FPGA Design arXiv:2406.09764

コンセプトの報告をされています。

将来的には、 「直接RFアプローチ」（RFSoC DFEデバイス等を用いて4–8 GHzを直接サンプリングしIFボードを省略する方法）への転換を視野に入れているようです。

このグループは歴史的には、すばる望遠鏡の MKID Exoplanet Camera (MEC)

など、MKIDの可視光天文応用の研究を進めており、この論文は可視光MKID観測の次世代化に向けた室温デジタル読み出しシステムの論文になります。

オープンな開発を進めているようで、

にコードが公開されてるようです。

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マイクロ波動的インダクタンス検出器（MKID）は、超伝導共振器を利用した単一光子検出技術であり、紫外～赤外（UVOIR）領域の光子をエネルギー分解能付きでマイクロ秒精度のタイミングで検出できます。多数のMKID素子を一括で読み出すために周波数分割多重（FDM）が用いられ、1本の伝送線路に数千個の共振器を配置することが可能です。しかし、このような大規模MKIDアレイの読み出しには広帯域で多数の周波数トーンを同時処理できる電子システムが必要で、従来世代（Gen2）の読み出し装置では大型かつ高消費電力の特注電子回路が用いられてきました。Gen2システムは古いハードウェア（CASPER/ROACH2ベース）とツールに依存しており、将来的な拡張やアップデートが困難で、地上の更に大きなアレイや宇宙ミッションには不適切でした。

本記事では、2024年6月にarXiv公開された論文「MKIDGen3: Energy-Resolving, Single-Photon-Counting MKID Readout on an RFSoC」をもとに、第三世代MKIDデジタル読み出しシステム（Gen3）の設計と性能について解説します。Gen3システムはXilinx（現AMD）のRFSoC 4x2プラットフォームを核としており、従来システムに比べ2倍の検出器数を1/5の消費電力・重量で処理できることが特徴です。さらに体積は1/10に縮小され、1ピクセルあたりのコストも桁違いに削減されています。このGen3システムでは、高速A/D・D/A変換器をFPGAに統合したRFSoC (Radio Frequency System-on-Chip) デバイスを採用し、外付け高速ADC/DACを不要にすることで大幅な省電力・小型化を実現しました。またFPGA設計には高位合成（HLS）やPythonライブラリPYNQを活用し、FPGA未経験の研究者でも扱いやすく、将来の新プラットフォームへの移植も容易な構成になっています。以下、本論文の目的・手法・主要な技術内容を整理し、特にRFSoC 4x2ボードを中心としたハードウェア構成と信号処理、実験方法、および性能評価結果について詳述します。

Gen3システムの概要とRFSoC 4x2プラットフォーム

Gen3 MKID読み出しシステムの中核は、AMD社のZynq UltraScale+ RFSoC Gen3デバイスZU48DRを搭載したRFSoC 4x2評価ボードです。RFSoCは高速ADC/DACとFPGAファブリック、ARMプロセッサを1チップに統合したSoCであり、マルチチャネル高速データ変換で問題となるタイミング同期も容易になるという利点があります。RFSoC 4x2ボードの場合、4系統の5 GSPS ADC（RF帯域幅6 GHz）と2系統の14ビット・9.85 GSPS DACを備え、FPGA部には約93万のロジックセルと4272個のDSPスライス、38MbのブロックRAMが搭載されています。さらに8GBのDDR4メモリ（PS用4GB＋PL用4GB）と1 GbEイーサネットポート、および QSFP28（最大100 Gbps Ethernet対応） を備えており、大量のデータを処理・転送する土台が整っています。図1にRFSoC 4x2評価ボードの写真を示します。コンパクトなボード上にRF高速データ変換からFPGA処理系まで一体化されていることがわかります。

図1: RFSoC 4x2評価ボード（Real Digital社） 概要。4系統のRF ADC入力（SMAコネクタ）と2系統のRF DAC出力、GigEおよびQSFP28ネットワークポート、電源入力などを備える。

Gen3システムではRFSoC 4x2ボード1台が1本のMKIDフィードライン（伝送線路）に対応し、最大2048個のMKID共振器を同時読み出しできます。各ボード上のRFSoCチップは4.096 GSPSで動作する2チャネルDAC（I路とQ路）から4–8 GHz帯の読み出し信号を生成し、これをアナログ中間周波数 (IF) ボードでマイクロ波帯に周波数変換してMKIDアレイに送ります。同様に、MKIDからの戻り信号はIFボード上のミキサでI/Qの2チャネルに下変換され、RFSoCの2チャネルADC（I/Q）で4.096 GSPSでサンプリングされます。この直交信号のI/Qサンプリングにより、±2 GHzの帯域幅（合計4 GHz幅）の信号を処理可能です。4.096というサンプリング周波数は2の冪乗に基づくためFPGA上での周波数チャンネル化処理（後述）に都合が良く、各MKID読み出しトーン間隔を1 MHzに揃える設計になっています。

IFボードはGen2から引き継いだ回路基板を改良したもので、RFSoCのI/Q出力に合わせて帯域2 GHz対応のローパス・フィルタに交換するなど高周波特性を最適化しています。このボードには4–8 GHz帯の周波数変換用に可変周波数の局部発振器（TRF3765）とIQミキサーを搭載し、さらに入出力それぞれに0–63 dB可変減衰器（0.25 dBステップ）を2個ずつ備えます。可変減衰器により、MKID素子を適切に駆動できるよう出力信号パワーを調整したり、RFSoC ADCに過大入力しないよう戻り信号レベルを調整できます。戻り信号系には合計88 dBの高周波増幅器チェーンも内蔵され、極低温で微弱なMKID信号を増幅する役割を果たします。IFボード全体は12V電源で動作し、Arduino Nanoを介して減衰器やLOの制御を行います。このArduinoはUSB経由でRFSoCボード上のARMプロセッサ（PS部）からコマンド制御されます。

RFSoC 4x2ボード上のZynq UltraScale+ RFSoCデバイスは、プログラマブルロジック(PL)部で上述のADC/DACデータストリームを処理し、ARMコアを含むプロセッシングシステム (PS)部が制御・データ収集を担います。PS部はUbuntuベースのLinux (PetaLinux) を動作させ、Pythonで記述された制御ソフトウェア（mkidgen3パッケージ）が走ります。PSとPLにはそれぞれ4 GBのDDR4 SDRAMがあり、PL側メモリは高速データのバッファ（例：キャプチャデータ一時保存）に、PS側メモリはPhotonイベント等のログ蓄積に利用されています。全体の制御やデータ取得はGigabit Ethernet (1 GbE) 経由で行われ、複数ボードをネットワーク越しに制御するクライアント/サーバソフトウェアも整備されています。論文では各RFSoCボード上でZMQ（ZeroMQ）を使ったサーバを動かし、クライアントPCから観測データの収集要求や設定変更を送るアーキテクチャが採用されています。ユーザはJupyter Notebook経由で対話的にボードを操作することも可能で、研究室内でのデバッグには便利です。

Gen2との比較とRFSoC導入の効果

旧世代（Gen2）のMKID読み出しは、CASPERプロジェクトのROACH2ボード（Xilinx Virtex-6 FPGA）と高速ADC/DACモジュールを組み合わせたものでした。これに対し、新世代（Gen3）のRFSoC 4x2ベースのシステムは、サイズ・重量・消費電力・性能のあらゆる面で大幅な改善を実現しています。表1に論文中の比較を示します。

表1: Gen2（ROACH2ベース）とGen3（RFSoC4x2ベース）の比較

項目	Gen2 (ROACH2)	Gen3 (RFSoC 4x2)
対応MKIDピクセル数	1024 /ボード	2048 /ボード
読み出しRF帯域幅	2 GHz	4 GHz
ネットワーク	1 GbEのみ	1 GbE ＋ 100 GbE (未使用)
データレート（持続）	約40 MiB/s	約80 MiB/s （＋burst 16 GiB/s）
消費電力（1ピクセル当）	175 mW/pixel	25 mW/pixel
寸法	24×12×4インチ	10×6×2インチ
質量	10 kg	2 kg
1ピクセルあたりコスト	$10/pixel	$3/pixel
FPGA設計環境	ISE + Simulink (HDL)	Vivado ML + HLS + PYNQ
制御ソフトウェア	Python 2.7 + カスタムGUI	Python 3.11 + ZeroMQ + Jupyter

ご覧のように、RFSoC化によってシステムの小型軽量・省電力化が顕著です。特に電力は1ピクセルあたり約1/7になり、重量は1ボードで8 kg削減されました。また高性能DAC/ADCがチップ内に統合されたことでサンプリング速度も向上し（ADCは最大5 GSPS→RFSoCでは実用4.096 GSPSに向上）、結果として1ボードで読み出せるMKID数が2倍に増えました。これは将来、観測装置全体のボード枚数削減に繋がります。例えば2万画素級のMKIDカメラでは、Gen2なら20枚必要だったところがGen3では10枚で済む計算です。

「MiB」は Mebibyte（メビバイト） の略で、2の20乗（= 1,048,576）バイトを意味します。これは、SI接頭辞の「MB（メガバイト）」とは異なる点に注意が必要です。

比較：MiB vs MB

表記	読み方	バイト数	意味
MiB	メビバイト	1,048,576 バイト (2²⁰)	バイナリ（2進数）ベース
MB	メガバイト	1,000,000 バイト (10⁶)	SI（10進数）ベース

例：40 MiB/sとは？

• 40 MiB/s = 40 × 1,048,576 = 41,943,040 バイト/秒
• 対応する MB/s 換算では約 41.9 MB/s（※混在注意）

なぜ使い分ける？

1. 技術的な厳密性が求められる分野（OS、組込み、FPGA等）では、混乱を避けるために MiB/MB を明確に区別。
2. SDRAMやDMA転送などでは「MiB/s」で表すことが多いです。

するために好まれます。

加えて、開発手法の近代化も重要な違いです。Gen3ではC/C++からFPGA IPコアを記述できる高位合成（Vitis HLS）を積極的に用い、Vivado MLの自動インプリ最適化機能（Intelligent Design Runs, IDR）も活用してタイミング収束を図りました。さらにPYNQフレームワークにより、PythonからFPGAを操作・再プログラムする環境を整えています。これによりFPGAの専門知識が無い研究者でもシステムの維持・改良に参加しやすくなり、今後の新しいプラットフォーム（例えば将来のRFSoC世代や他社SoC）への移植も容易になります。実際、本システムはオープンソースとしてGitHubで公開されており (MazinLab/MKIDGen3)、コミュニティによる継続的な改良が期待されています。

RFSoC特有の課題と対策

一方、RFSoCプラットフォーム固有の課題にも直面しています。論文では特に2点、データコンバータの同期問題とMPSoCクロック設定問題が指摘されました。

1. ADC/DACタイル間の位相同期: RFSoC内部ではADC/DACが複数のタイル（サブシステム）に分かれており、それぞれ独立したPLLで駆動されます。RFSoC 4x2では2つのDACが別タイルに属するため、適切に同期を取らないとI/Q信号の位相がずれてしまいます。実際、標準設定のままではDACタイル間で位相ずれが生じ、IQ信号の直交関係が崩れてイメージ成分（不要な鏡像周波数成分）が-20 dBレベルと大きく現れてしまいました。これはシステム要求の-30 dBより悪く、無視できない歪みです。対策として、Xilinxが提供するマルチタイル同期(MTS) 機能を実装し、複数タイルのDAC/ADCサンプルを同期させました。MTS適用後はイメージ成分が約-40 dBまで抑制され、要求を十分満たしました。ただしMTSの導入により、クロック配分が複雑化し設計上の制約が増える副作用もあったと述べています。

2. MPSoCクロック設定と1 GbE速度低下: RFSoCデバイスのPS部(ARMコア等)とPL部(FPGA)には複数のクロックドメインがあります。RFSoC 4x2ボードの出荷時BSP（Board Support Package）設定では、PS内のフルパワードメイン(main)クロックが低パワードメインより遅く設定されていたため、Linux上のGigabit Ethernetコントローラが本来の1/3程度の帯域しか出ない問題がありました。開発チームはBSPのクロック設定を修正することで1 GbE通信がほぼラインレートに回復することを確認しています。なお、RFSoC 4x2ボードには理論上100 GbE接続も可能なQSFPポートがありますが、本システムでは使用していません。1 GbEで事足りている理由として、1ボードあたりの持続データレートが80 MiB/s程度であり1 GbE(=125 MB/s)でも収容可能なこと、複数ボード運用時はそれぞれ独立した1 GbEでデータ収集すればよいこと、そして何より将来的に宇宙搭載を考えると下り回線帯域が限られるため膨大なデータをリアルタイム送信する必要性が低いことなどが挙げられます（100 GbEは今後の拡張オプションと位置付け）。

以上のように、RFSoCの活用に際して新たな注意点はあるものの、チームはファームウェアとソフトウェアの工夫でこれらをクリアしています。では、このプラットフォーム上でどのように2048チャンネルのMKID読み出しが実現されているのか、次にFPGA内の信号処理構成を見ていきましょう。

FPGA周りの詳細

FPGAについては、

の fig9, 10, 11 に詳しい図が掲載されているので、この図について確認しておく。

FIG. 9. プログラマブル・ロジック・システムのブロック設計図

2つの 4.096 GSPS DAC（デジタル・アナログ変換器）は、URAM ルックアップテーブルを介して出力波形を生成する。2つの 4.096 GSPS ADC（アナログ・デジタル変換器）は、信号処理パイプラインにデータを送信し、そこで2048チャネルの位相を光子イベントに対して監視する。キャリブレーション取得サブシステムは、ストリームを PL（プログラマブル・ロジック）内の DRAM にルーティングし、MKID の共振周波数、最適な読み出し電力、および位相バイアスなどのセットアップやキャリブレーション作業に使用可能なデータのスナップショットを提供する。プロセッシング・システム（PS）は、AXI4-Lite を介して各ブロックを構成し、システム全体のコマンドおよび制御を担う。Vivado/Vitis 高位合成で実装されたブロックは青色で示されている。一部の経路にはプロトコルおよびデータ幅がラベル表示されている。

FIG. 10. キャプチャ・サブシステムのブロック設計図

3つの HLS ブロック（青色）は、信号処理経路の異なる箇所から来る異なるストリーミング・データ形式をパッケージ化する。AXIS スイッチがキャプチャするデータストリームを選択する。デュアルクロック対応の FIFO が選択されたデータストリームを、AXI トランザクションを生成するオープンソースの RTL コアへ供給する。このデータは AXI SmartConnect と Memory Interface Generator（MIG）を通じて PL 側の DDR4 へ送信される。このシステムは最大 4 GiB のデータを 16 GiB/s の速度でキャプチャできる。

FIG. 11. RFSoC ZU48DR チップのチップ領域利用状況の概要

主要な信号処理サブシステムが異なる色でハイライト表示されている。
右側には、ハイライトされた各システムにおける選択された FPGA リソースの使用状況がまとめられている。(FPGA には多数の計算・制御リソースがあるが、そのどの部分が何に使われているかを色分けして示した図。計算ユニット、メモリ、クロック領域などが視覚的に確認できる。)

基礎事項の技術的補足

【GSPSとは】

• GSPS = Giga Samples Per Second
• たとえば 4.096 GSPS は、1 秒間に 40億サンプルを処理できる超高速 ADC/DAC のこと。

【URAMとルックアップテーブル】

• URAM は UltraRAM という、FPGA内部の大容量高速メモリ。
• LUT（ルックアップテーブル）を使うことで、波形（例えば正弦波）をあらかじめメモリに保存しておき、高速に取り出すことができます。

【2048チャネルと位相監視】

• 多チャネルの MKID 検出器では、各チャネルがそれぞれ異なる「共振周波数」で動作。
• 光子が入射すると、そのチャネルの「位相」がずれる → それをリアルタイムにモニタリング。

【AXI4-Lite / AXIS / MIG とは？】

用語	意味
AXI4-Lite	PS から制御信号を送るための軽量バス（レジスタ設定用）
AXIS (AXI Stream)	データの流れに特化した高速な通信プロトコル（ADC/DAC信号など）
MIG (Memory Interface Generator)	DDR4メモリとFPGAの間をつなぐインターフェース生成IP

FPGA上の信号処理パイプライン

RFSoC 4x2上のFPGAプログラマブルロジック(PL)には、2048チャンネル分のMKID信号をリアルタイムに処理するデジタル信号処理 (DSP) パイプラインが実装されています。その全体像を図2に示します（論文Fig.6の概要図を参照）。このパイプラインは、MKID読み出しに特化した周波数分割多重信号のチャネル化～位相検出～イベント検出までの一連の処理を一括してFPGA内部で行うものです。

1. 波形メモリとDAC出力: まず、PS側ソフトウェアが生成した4–8 GHz帯の複合読み出し波形（2048個のトーンを重畳した波形）をPL側の大容量メモリに書き込みます。PLはこの波形データをループ再生し続け、DAC経由でアナログ出力します。これによりMKIDフィードラインに多数の周波数トーンを同時に送り込み、各MKID共振器をモニタします。

2. ADC取り込み: MKIDから戻ってきた信号はIQ分離され、2チャネルADCで4.096 GSPSサンプリングされてPLに取り込まれます。以降の処理はすべてFPGA内のデジタル領域で行われます。

3. マルチチャネル化 (Channelization): 戻り信号には2048個の周波数トーンが重畳しているため、各トーン成分を分離する必要があります。Gen3ではまず2段階のオーバーサンプリング多相フィルタバンク (OPFB) を用いたチャネル化を行い、信号帯域（約4 GHz幅）を4096個のサブバンドに分割します。各サブバンドは帯域幅2 MHzで50%オーバーラップしており、お互いに隣接帯域が重なる設計です。この50%オーバーラップにより、任意の周波数位置にあるMKIDトーンでも減衰なくサブバンド内に収めることができます。4096の粗チャンネルの中から、実際にMKIDトーンが存在する2048チャンネルを選択して次段に渡します（Bin Select機能）。この時、もし1つの粗チャンネルに複数のMKIDトーンが含まれる場合は、そのチャンネルデータをコピーして複数インスタンスに分岐させることで対応します。

4. 直接デジタルダウンコンバート (DDC) と座標変換: 選択された各チャンネルについて、対応するMKID読み出しトーンの共役複素信号を乗じることで最終的なゼロIFへの周波数変換（DDC）を行います。この乗算器には各チャンネル固有の位相オフセットを加えることも可能で、MKID共振環（IQ平面上の共振曲線）の向きを補正する座標軸回転（ローカル座標への変換）を同時に実現しています。また、共振環の中心を原点に揃えるため各チャンネル信号からオフセット成分を引く機能（複素減算器によるループセンタリング）も組み込まれています。

5. ローパスフィルタとサンプリングレート低減: こうして0 Hz近傍（ベースバンド）に変換された各チャンネル信号には、他のMKIDトーンが混入していた高次成分がまだ含まれています。そこでデジタルローパスフィルタを適用し、各チャンネルの固有信号のみを抽出します。さらに信号帯域幅を1 MHzに収め、過剰なサンプルを間引くデシメーション（ダウンサンプリング）を行います。最終的に2048チャンネルそれぞれが1 Msps（1µs間隔）でサンプリングされたIQ信号として得られます。各チャンネルにはMKID共振周波数の微小変動（光子によるシフト）が含まれており、これを捉えます。

6. 位相の抽出: MKIDに光子が入射すると、その共振位相が一時的にずれます。各チャンネルのIQ信号からこの位相成分θ(t)を計算し、位相時系列データに変換します。具体的には直交座標(I,Q)から極座標への変換に相当し、例えば θ = arctan(Q/I) により位相を求めます。これにより2048本の位相タイムストリーム（時間分解能1µs）がリアルタイム生成されます。

7. マッチドフィルタによるノイズ低減: 位相時系列にはMKID素子固有のノイズが含まれるため、そのままでは小さな光子信号を検出しづらい場合があります。そこで各チャンネルに対しマッチドフィルタ（最適フィルタ）を適用し、光子パルスの信号対雑音比(SNR)を最大化します。マッチドフィルタは各MKIDチャンネル毎に個別設計されますが、その生成方法は以下の通りです（論文Fig.7参照）。まずレーザー光源で既知エネルギーの光子をMKIDに入射し、得られた多数の位相パルス波形を平均して典型的な光子応答波形を求めます。次に同じ条件で光子が来ていない時の位相ノイズ時系列からノイズのパワースペクトル密度を推定します。これら信号テンプレートとノイズスペクトルからウィーナーフィルタを計算し、さらに適切なローパス処理を施して最終的なマッチドフィルタを得ます。FPGA上ではこのフィルタを各チャンネルの位相データにリアルタイム適用し、光子パルス波形を整形してノイズを低減します。

8. 光子イベント検出 (トリガ): 最後に、フィルタ後の位相時系列データから光子の入射タイミングとエネルギーを検出します。各チャンネルごとにしきい値判定を行い、位相が事前設定の閾値を下回ると光子検出トリガを発生させます。トリガがかかると一定期間（ホールドオフ期間）そのチャンネルは再トリガを抑止しつつ、波形の最小値（位相の極小値）を追跡します。ホールドオフ終了時に記録された最小位相値がその光子の位相シフト量に対応し、予め求めた位相-エネルギー変換テーブルを用いて 光子エネルギー が算出されます。同時にトリガ時刻（タイムスタンプ）とチャンネルIDも記録され、これら 「光子イベント（到着時間・エネルギー・チャンネル）」 がイーサネット経由でホストPCに送られます。タイムスタンプは全ボード間で同期を取る必要がありますが、本システムではGPS基準の1 PPS信号を各ボードに配分し、さらに各ボード上のPSがNTPでUTC時刻を取得して協調動作することで、絶対時刻精度500 ns以内のタイミング合わせを実現しています。

以上がFPGA内の信号処理フローです。非常に多段の処理ですが、うまくパイプライン化・並列化することで2048チャンネル・各1 MHz帯域という膨大な処理をリアルタイム実行しています。論文によれば、この実装のためにFPGAリソースの大部分が使用されており（DSPスライスなどかなり消費）、高クロック（RFデータパスは基本250 MHz駆動）でのタイミング収束にも工夫が凝らされています。それでもHLSツールを使いこなすことで大規模設計を短期間で構築できており、著者らはHLS利用のコツ（小さな関数に分ける、ループ内部の変数分割、ap_ctrl_noneで制御ロジック簡略化等）も共有しています。

実験セットアップと性能評価

論文では上記システムの性能検証として、大きく3種類の測定を行っています（Fig.12参照）。一つ目はRFDCループバックで、RFSoCボード上のDAC出力を短いSMAケーブルで直接同じボードのADC入力に戻す方法です。二つ目はIFループバックで、RFSoCボードの出力をIFボード経由でそのままIFボード入力に戻す測定です（この際30 dBの固定減衰器を挟んで高周波過負荷を避けています）。三つ目は実際にMKIDデバイス（光検出器）を接続した測定で、極低温冷凍機に冷やしたMKIDチップと前置増幅器、そして光源（レーザー）を用いてシステムの読み出し性能を評価しています。これら3段階の測定により、まず電子系単独の動作確認（ループバック）、次にアナログIF回路を含めた評価、最後に実機センサを用いた評価、というステップで性能を詳細に解析しています。

マルチトーン出力の性能（ループバック試験）

まず、2048本のトーンを同時出力した際に周波数特性やスプリアスがどうなるか評価しています。2048個のトーンは周波数帯域内（±2 GHzの複素ベースバンド、実際のRFでは4 GHz幅）の擬似ランダムな周波数に配置され、隣接トーン間隔は最低でも300 kHz確保するよう工夫されています。各トーンの振幅は均一に設定し、MKID読み出し波形を模擬したものです。これをDACから出力し、RFDCループバックとIFループバックでADC取り込みしてスペクトルを測定しました。

結果、RFDCループバックでは全トーンがほぼフラット（±数dBの範囲）なパワーで出力され、IQ信号の不均衡によるイメージ成分は帯域端で最大-30 dB程度まで抑えられていました。これは前述のMTS同期で -30 dB以下のイメージ抑圧 という要求を満たしており、電子系のみでは良好なIQ直交性が得られていることを示します。

一方、IFループバックでは、出力トーンの振幅に周波数依存性が現れました。特に4 GHz帯域の両端（0 GHz付近と±2 GHz付近）のトーンが中心帯域に比べ減衰しています。これはIFボード上のローパスフィルタのロールオフ（理想的な矩形ではなく端で徐々に減衰する特性）の影響で、想定通りの現象です。またスペクトルに微細なリップル（振幅の周期的な凸凹）が観察されましたが、これは基板上のインピーダンス不整合による定在波の発生が原因と推察されています。実際、IチャネルとQチャネルで減衰特性に差があり、I信号経路の方が全体的に損失が大きいことが分かりました。著者らは、手作業でフィルタ交換を行った際に高周波的な取り回しが完璧でなかった可能性を示唆しており、IF基板の実装ばらつきや配線取り回しが性能低下を招いた一因と結論づけています。IFループバック時のイメージ成分もRFDC時より悪化しており、IQアンバランスとインピーダンスミスマッチが起因となって -30 dBよりやや大きい スプリアスも観測されました。この点、電子系の改良余地（より良い基板実装やケーブル接続の工夫）が残されています。

論文の図に沿ってみてみます。

2048個の読み出しトーンを駆動した際のパワーレベルは、RFDCループバック（実線の紫）およびIFループバック（破線の青）で取得された。IQ不平衡によって生成された非理想的なイメージトーンのパワーレベルは、IFループバック（点線の金）およびRFDCループバック（実線の赤）に対して示されている。予想される通り、IFループバックでは、IQ不平衡およびインピーダンス不整合により、より大きなトーンパワーの損失とより高いイメージトーンが観測される。また、IFボードのアンチエイリアスフィルタの影響も、IFループバックのトーントレースの帯域端部での減衰として確認できる。

「2048の読み出しトーン」とは？

• MKID読み出しでは、それぞれのセンサーが異なる共振周波数で動作するため、それぞれの周波数（トーン）を同時に出力・観測します。
• 本システムでは2048個の周波数トーンを一斉に生成して観測しています。

「ループバック」とは？

• ループバック（Loopback）とは、「送信した信号をそのまま戻して受信側で観測する」動作確認方法です。

RFDC は、RFSoC RF Data Converter、というIPコアを用いた時の話と想定。

種類	説明
RFDCループバック	FPGA内部での送信・受信確認。デジタルのみ。
IFループバック	一度アナログ回路（IFボード）を経由して戻す。実回路の影響が現れる。

「パワーレベルの低下」と「イメージトーン」

• IQ不平衡とは：
  デジタル変調でよく使われる「I（同相成分）」と「Q（直交成分）」の振幅・位相が理想からズレている状態。

• これにより、本来出すべきでない「イメージトーン（spurious tone）」が生まれる。

• また、インピーダンスミスマッチ（回路の接続不整合）によって信号の反射や吸収が起こり、トーンの強度（パワー）が下がることがある。

「アンチエイリアスフィルタの効果」

• IFボードには、不要な高周波成分を除去する「アンチエイリアスフィルタ（AAフィルタ）」が含まれています。
• そのため、帯域の端（バンドエッジ）では、意図的に信号が弱くなる（減衰が見られる）ようになります。

簡単なまとめ（図13から読み取れること）

観測項目	解説
RFDCループバック（紫）	理想に近く、パワー損失も少ない
IFループバック（青）	実際のアナログボードを通るため、損失や歪みが出やすい
イメージトーン（金・赤）	IQ不平衡やインピーダンスミスマッチによって生じた不要成分
帯域端の減衰	IFボードのアンチエイリアスフィルタの効果によるもの

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このように、IF回路の物理的特性（損失・不整合・フィルタ特性など） が、読み出しトーンのパワーにどのような影響を与えるかを比較・評価している図になります。こうした測定は、FPGAや読み出しシステムの性能最適化に重要な工程です。

位相ノイズ特性

次に位相ノイズの測定結果です。

Fig. 14

単一チャネルにおける位相雑音のパワースペクトル密度（PSD）。マッチドフィルタは適用されていない。
データは、2048個の疑似ランダムトーンを動作させた状態の IFループバックで収集された。ホワイトノイズのノイズフロア（底面）は、赤い破線でフィッティングされている。

Fig. 15（図15）

すべてのチャネルにおける、位相雑音のパワースペクトル密度のノイズフロアのフィット結果。データは、2048個の疑似ランダムトーンを動作させた状態の IFループバックで収集された。ホワイトノイズのノイズフロアは、それぞれのチャネルに対してフィッティングされ、Fig. 14 に示されるように記録された。位相雑音のノイズフロアは、帯域全体で約10 dB の変動を示しており、これはおそらくシステム内の IQ不均衡によるものである。

基礎的な技術補足

位相雑音（Phase Noise）とは？

理想的には、各トーンは一定の位相で安定しているはずですが、**実際の信号源や回路はランダムな位相揺らぎ（ノイズ）を持つ。この「周波数に依存した位相のゆらぎ」を「位相雑音（Phase Noise）」と呼ぶ。

ノイズフロア（Noise Floor）

• 最も低レベルのノイズ帯域（ホワイトノイズ部分）のこと。
• Fig. 14 は、1チャネルについて「ホワイトノイズの底面部分」に赤い破線を当てて、背景雑音レベルを定量化している。

マッチドフィルタ（Matched Filter）とは？

• 信号のSN比（信号対雑音比）を最大化するためのフィルタ設計手法。
• ここではマッチドフィルタを適用していない＝生データの状態で評価している。

IQ不均衡による帯域全体の変動（Fig. 15）

• 全2048チャネルを評価すると(つまり fig14 のようにホワイトノイズレベルを決める作業を全ch分繰り返して、計測した値を縦軸に表示した)、ノイズフロア（ホワイトノイズレベル）が帯域内で最大10 dBずれている。
• この原因として、IQ不均衡（I/Qバランスのずれ）が指摘されている。

要点まとめ

図	主な内容	ポイント
Fig. 14	単一チャネルの位相雑音PSD	マッチドフィルタなし、ホワイトノイズを赤線でフィット
Fig. 15	全チャネルのノイズフロア分布	帯域全体で 10 dB 変動、IQ不均衡が原因の可能性

• これらの図は、信号読み出しの安定性・感度限界の定量評価に重要です。
• MKID 読み出しシステムでは「どこまで雑音を抑えられるか」が観測精度に直結するため、こうした位相雑音の分析は非常に本質的です。

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本文に即して概説する。ループバック環境下で任意の1トーンを選び、その位相時系列からパワースペクトル密度(PSD)を算出しました(fig14の話)。白色雑音領域における位相ノイズフロアはおおよそ -80 dBc/Hz 程度で（1 Hzあたり-80 dB）、これがシステムの位相雑音性能を表します。一部150 kHz付近に細かなピークノイズが見られましたが、これは外部環境の電磁ノイズか、あるいはFPGA内部の丸め誤差（デジタル演算で切り捨てを行った際に生じるDCバイアスがイメージ成分として現れる場合がある）によるものと考察されています。実際、本設計ではFPGA資源節約のため小数点演算で丸めモードを単純なtruncate（切り捨て）にしている箇所が多く、この影響でチャネル間に微弱なDCオフセットが混入し、それが周波数変換でノイズに化ける可能性があります。

また2048トーン全チャンネルについて位相ノイズフロアを調べたところ(fig15)、帯域端のチャネルほどノイズフロアが約10 dB高い（悪い）傾向が確認されました。このパターンは前述のIF基板に起因するI/Q不均衡（Iチャネル側の減衰が大きい）と一致しており、アナログ伝送系の問題がデジタル信号処理後にもノイズ分布として現れていることが示唆されました。したがって、電子系ノイズをさらに低減するには、IFボードの改良や直接RFサンプリング化によってI/Q経路のばらつきを減らす必要があると考えられます。

MKID実デバイスでの性能検証

最後に、実際のMKID素子を接続した読み出し性能評価です。実験では4.5 GHz共振のMKID単一ピクセルを用い、3波長（405.9 nm、663.1 nm、808.0 nm）のレーザーを順次照射してMKIDのエネルギー分解能（光子の波長識別能力）を測定しました。MKIDは20 mKの極低温で動作し、量子限定増幅器（QLNA）による低雑音増幅も施しています。読み出しにはmkidgen3 Pythonパッケージを通じてRFSoCボード上のJupyter Notebookから操作を行い、IFボードの可変LOと減衰器を用いて単一MKIDに最適なバイアス周波数・パワーを設定しました。本来、多数のMKIDを自動で一括セットアップするアルゴリズムが開発中ですが、本実験では単一ピクセルのため手動調整で問題ありません。また他のMKIDからの干渉を模擬するため、残りの2047トーンを擬似ランダム配置してMKIDに入力し、 2048トーン運用時の追加ノイズ が読み出し精度に与える影響も評価しました。

実験の結果、少数トーン（単一MKIDのみ）の場合には検出器（MKID）自身の性能で決まるエネルギー分解能（検出器律速）を達成し、フルの2048トーンを流した場合でも分解能の悪化は ごく僅か（最小限の劣化） であることが示されました。これは、本システムの電子的ノイズやクロストークが十分小さく抑えられており、多チャネル同時読み出しでも各MKIDのパフォーマンスをほぼ引き出せていることを意味します。論文中では、808 nm光子に対するエネルギー分解能（λ/Δλで表記）が要求仕様を満たすこと、2048トーン時でも許容範囲内の劣化であることが報告されています。

しかし完全に理想通りという訳ではなく、ごく僅かな性能劣化の原因として相互変調歪みやイメージトーン等のアナログ側要因が挙げられています。例えばMKIDに複数トーンを入れると、共振器の非線形性やアンプの非線形で相互変調が発生しうること、IF基板上のスプリアスが微弱に残存していることなどが複合して、全体としてわずかに分解能が悪化した可能性があります。著者らはこうした点を今後の改良課題とし、具体的にはIFボードの再設計や直接RFサンプリング方式への移行によってアナログ由来の問題を低減できると述べています。

興味深いのは、マッチドフィルタの効果も確認されたことです。2048トーン環境下でマッチドフィルタあり/なしの場合のMKID検出性能を比較したところ、フィルタによってSNRが大きく向上し、結果的にエネルギー分解能（波長分解能）が改善することが示されました。マッチドフィルタは各MKIDの特性に合わせているため、こうしたDSP処理の工夫が多チャンネル同時読み出し時にも有効である点は、今後の大規模化に向け重要な知見です。

考察と今後の展望

本論文の内容から、RFSoC 4x2ベースのGen3 MKID読み出しシステムがコンパクトさと高性能を両立していることが分かりました。従来比でピクセル数2倍・電力1/5という目標は達成されており、重量・サイズ面でも大幅な削減が実現しています。またオープンソースであるため、他の研究機関でも同様のシステムを構築・改良しやすく、MKIDコミュニティ全体の発展につながる基盤といえます。FPGA開発の近代化（HLSやPython制御）により、専門外のユーザも参加しやすい環境を整えた点も特筆に値します。

一方で、最高性能を引き出すためのアナログ部分の課題も浮き彫りになりました。RFSoC自体のIQ性能はMTSによってクリアできましたが、IF基板のフィルタ実装や経路間マッチング、外部増幅器のリニアリティなど、周辺アナログ回路の改良余地があります。著者らも次世代では 「直接RFアプローチ」（RFSoC DFEデバイス等を用いて4–8 GHzを直接サンプリングしIFボードを省略する方法）への転換を視野に入れているようです。実際、現行のRFSoC Gen3（ZU48DR）ではADC 5 GSPSが限界でしたが、新しいRFSoC DFEデバイスでは最大10 GSPS近くまで可能であり、ナイキスト第3帯域でのサンプリングを駆使すれば4–8 GHz直接処理も現実味を帯びます。将来そうしたプラットフォームが入手可能になれば、本システムは設計を流用してIF回路なしのシンプルな構成 に移行できるでしょう。

デジタル処理面でも、さらなるアルゴリズム改良が計画されています。論文の結びでは、FPGA内部の丸め誤差対策として無偏なラウンディング手法への変更やスケーリング調整、より長いマッチドフィルタや高度な信号処理（例：トーン追従アルゴリズムや共振器ごとの座標変換最適化など）を検討していると述べられています。これらにより、多チャンネル同時読み出し時でも完全に検出器律速の性能を達成し、将来のMKID素子の高性能化（例えば単体でより高いQ値・分解能を持つデバイスの登場）にも耐えうるシステムを目指しています。

まとめ

最後に、本システムの意義として、メガピクセル級MKIDカメラや宇宙望遠鏡への展開が挙げられます。現在世界最大級でも2万画素規模のMKIDカメラ（UCSBのMECなど）ですが、本システムを用いればボード10枚程度で実現可能となり、さらに将来的な増大にも対応しやすくなります。低消費電力・小型であることは高高度気球実験や宇宙搭載にも必須条件であり、RFSoCベースの省電力化はMKID技術の新たな応用範囲を切り拓くものです。Gen3システムは今後のアップグレードを通じて持続的に改良され、最終的には科学観測において信頼できる高性能読み出し装置となることが期待されています。

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