Yosysについて
YosysはVerilog RTL向け合成フレームワークです。
今のところ、Verilog2005をサポートしており、さまざまなアプリケーション向けの
基本的な合成アルゴリズムを備えています。
Yosysは、スクリプトを使った既存の処理（アルゴリズム）とyosys独自のC++ベースの拡張による
追加処理を混在させた合成手法を提供します。
YosysはISCライセンスに基づいたフリーソフトウエアです。
使用例
Yosysは合成スクリプトで制御されます。例えば、次に示すyosysスクリプトは、
（mytopというトップ階層を持つ）デザインをmydesign.v Verilogファイルから読み込み、
mycell.libというLibertyファイルを使ってゲートレベルネットリストに論理合成し、
synth.vという名前のVerilogネットリストに書き出します。
test.yosys
# デザインの読み込み
read_verilog mydesign.v
hierarchy -check -top mytop
# 高位要素
proc; opt; memory; opt; fsm; opt
# 内部のセルライブラリへのマッピング
techmap; opt
# FFのマッピング
dfflibmap -liberty mycells.lib
# ロジック部分のマッピング
abc -liberty mycells.lib
# クリーンナップ
clean
# 合成結果を書き出す
write_verilog synth.v