• RTLと もでるべーす@rtl_modeler

    RTL記述とモデルベース記述で FPGA 設計をしている人です (もっぱら Verilog HDL、DSP Builder for Intel(R) FPGA、でほぼ Intel FPGA で動かしています)

  • 石谷 太一@taichi-ishitani

    Rubyが得意な半導体屋です (Ruby/SystemVerilog/UVMが得意)

  • Dr. Kiyoshi Ogawa@kaizen_nagoya

    I'm a network designer.I work on TOPPERS SmallestSetProfile Kernel,MISRA-C/C++, STARC RTL Design StyleGuide (Verilog-HDL), and HAZOP.I was an editor of ISO/IEC 15504.