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SiPeed Tang Nanoの環境構築(Windows編)

Last updated at 2020-04-21Posted at 2019-11-03

秋葉原のSigezone で深圳矽速科技有限公司(https://www.sipeed.com/ , 以降SiPeed) 製のFPGAボード**「Tang Nano」**を入手できましたので、早速動かしてみました。税込800円という超ロープライスなFPGAボードです。

【追記】
Linux版は @ciniml さんがプロジェクトの作り方とかも詳しく書かれているのでこちらを参考にしてください。

Tang Nanoとは

Tang Nanoは中国广东高云半导体科技股份有限公司 (http://www.gowinsemi.com.cn/ , 以降GOWIN) のFPGAであるGW1N-1を搭載したボードです。
中国ではSeeedが取り扱っています。
https://www.seeedstudio.com/Sipeed-Tang-Nano-FPGA-board-powered-by-GW1N-1-FPGA-p-4304.html

ドキュメントの入手先

ボードの開発元のSiPeedとチップの開発元のGowinよりドキュメントが公開されています。
SiPeed Tang Nano Document
Gowin 云源软件用户指南
この手順に従い、Windowsでの開発環境構築と動作確認のための「Lチカ」をやってみました。

#IDEの設定
まずは以下よりIDEを入手します。今回は確認時点(2019/11/13)での最新版(V1.9.2.01Beta)を使用しました。
高云云源软件

2020.4.21追記

現時点の最新版の1.9.5.01ベータでは書き込みで失敗するという報告がありました。
その場合は以下から旧バージョンを入手して使ってください。
云源历史文件

IDEのインストール

ダウンロードしたZIPファイルを解凍して出来た実行ファイルをダブルクリックしてインストールします。

画面の手順に従って進めればOKです。途中でダウンロードケーブルのドライバのインストールの確認を要求されますので、チェックを入れます。
USBチップは南京沁恒微电子股份有限公司(http://wch.cn/) のUSBマイコンCH552を使用したFTDI互換です。手順に従っていくとFTDIのドライバがインストールされます。
ここは正直ライセンス的にアレなので気になる人は他のOS版を使ってください

ライセンス設定

IDEを起動するにはSynopsysのライセンスが必要です。ライセンス設定は以下の2つの方法が提供されています。

Stand-Alone版ライセンス
SiPeedのサーバーを使ったNetwork activation
1.は「Networkカードのmacアドレスを変えてライセンスファイルを導入する」という色々とアレな方法なので、今回は2.の方法で対応しました。

インストールしたIDEを最初に起動すると"License Configuration"画面が表示されますので、

server address 45.33.107.56
port: 10559
を入力します。なお、SiPeedのドキュメントでは本文と図で異なるサーバアドレスが記載されているので、必ず本文に記載されているアドレスを入力してください。

次にWindowsの環境変数にライセンスサーバーのアドレスを追加します。
Windowsのコマンドプロンプトで、以下のコマンドを実行します。

setx LM_LICENSE_FILE 27020@45.33.107.56

念のためにWindowsの環境変数に追加されているか確認しておきます。

IDEの起動

ライセンス設定をしたら、念のためにPCを再起動します。
インストールした「GOWIN FPGA Designer」を必ず管理者モードで起動します。
管理者モードで起動しないと、イメージファイルの書込みができないので注意してください。

【追記】
管理者モードでも書込みがうまく出来なかったという話も聞きましたので、その場合はLinux環境で試してみて下さい。

ライセンス認証が完了すると以下のStart Pageが表示されます。論理合成ツールはSynopsys の「Synplify Pro]です。

サンプルプロジェクトの実行

サンプルプロジェクトはSiPeedのGitHubより入手できます。
Tang-Nano-examples
環境の動作確認として「led_prj」を実行してみます。

プロジェクトの読み込み

[File]->[Open]より \example_led\led_prj にある "led_prj.gprj" を開きます。
正常に読み込めると以下のDesign Summaryが表示されます。
サンプルプロジェクトには "デザイン(Verilog)ファイル" と "制約(Constraint)ファイル"が含まれています。