Vivado 合成の属性である KEEP[1]の使い方について一言メモ。KEEPを使うと、並列配線における局所の配線遅延を防ぐことができます。

一般的にタイミング制約と一緒に使います。
しかし、使用するロジックセル(Xilinxにおけるロジックデバイス。Alteraならロジックエレメント[2])の数が少ない場合にはタイミング制約がなくとも機能するようです。
同時計測において配線遅延のばらつきが気になる場合には有効だと個人的には思っています。

何か質問やコメントがあれば、ご連絡ください。

参考

[1] Vivado 合成のデザインアシスタント - 合成 HDL 属性のサポート - keep、keep_hierarchy、ram_style、rom_style
[2] FPGA って何者？これから FPGA を始める人のための基礎知識