はじめに
2026年後半の出荷開始が迫る NVIDIA の次世代 AI プラットフォーム Vera Rubin について、現時点で公開されている情報を整理します。
Vera Rubin は CES 2026、GTC 2026、GTC Taipei / Computex 2026、ISC 2026 と発表が段階的に続いたこともあり、情報がかなり分散しています。しかも途中で構成チップの入れ替え（後述する Rubin CPX の事実上の消滅と Groq 3 LPU の追加）まで起きているため、2025年時点の解説記事と2026年の情報が食い違っている箇所も少なくありません。本記事では2026年7月時点の情報で一度整理し直すことを目的とします。
なおタイトル後半の一言は、インターコネクトの節（KV キャッシュの3階層退避）で回収します。HBM4 の帯域、KV キャッシュの退避階層、SRAM ベースの LPU と、今世代の設計判断の多くは「HBMメモリが足りない」への回答として読める、というのが本記事の裏テーマです。
あらかじめお断りしておくと、本記事は NVIDIA の公式発表と各種報道を突き合わせた机上の整理です。公称性能はすべてベンダー数値であり、独立したベンチマークはまだ存在しません。また、報道ベースの数値には「推定」「報道」と明記するようにしています。
もう一点、本記事を通じて FP4 の性能値は dense（非スパース）と sparse（スパース性込み）を厳密に区別します。NVIDIA は同じ FP4 でも「推論 50 PFLOPS」と「学習 35 PFLOPS」という2つの値を使い分けており、この区別を混ぜると競合比較が簡単に壊れます（実際、初版の競合比較表はここを取り違えていました。詳細は「ロードマップと競合」の節で改めて触れます）。
なお名前の由来は、ダークマターの存在を示す銀河の回転曲線の観測で知られる天文学者 Vera Florence Cooper Rubin です。CPU が Vera、GPU が Rubin と分担する命名になっています。
発表タイムライン
まず時系列を押さえておきます。半年の間に構成が動いているため、いつ時点の発表かを意識して読む必要があります。
| 時期 | 出来事 |
|---|---|
| 2024年6月 Computex | ロードマップ上で Rubin 世代が初めて公表 |
| 2025年3月 GTC | Rubin Ultra（2027年）までのロードマップ提示 |
| 2025年9月 AI Infra Summit | 長コンテキスト推論特化 GPU「Rubin CPX」発表 |
| 2025年12月24日 | NVIDIA が Groq と200億ドル規模の契約（ライセンス＋人材獲得） |
| 2026年1月5日 CES | Rubin プラットフォーム発表（6チップ構成） |
| 2026年3月 GTC | Groq 3 LPU を加えた7チップ構成を発表（フル生産中と表明）。推論アクセラレータの座は Rubin CPX から Groq 3 LPX へ（公式のキャンセル発表はなし。詳細は本文） |
| 2026年6月1日 GTC Taipei / Computex | 台湾サプライチェーンでの量産入りを正式宣言。出荷は2026年秋（Q3）開始予定 |
| 2026年6月5日 | Jensen Huang 氏がソウルで HBM4 サプライヤー3社（SK hynix・Samsung・Micron）全社の認証完了を公言 |
| 2026年6月22日 ISC | HPC 向けの展開を発表。米国立研究所などの採用事例を公表 |
| 2026年6月30日 | Rubin Ultra の4ダイ構成中止・2ダイへの設計変更が報じられる（SemiAnalysis 報道。NVIDIA 公式発表なし） |
| 2026年7月6日 | Kyber ラック（NVL144/NVL576）の2028年への遅延が報じられる（SemiAnalysis）。NVIDIA は「Our roadmap is intact」と短くコメント |
プラットフォーム全体像: 7チップ・5ラック
Vera Rubin は単体の GPU ではなく、7種類のチップと5種類のラックから構成されるプラットフォームとして提示されています。NVIDIA はこれを「複数のラックが一体で動作する POD スケールのスーパーコンピュータ」と表現しています。
構成チップは以下の7つです。
| # | チップ | 役割 |
|---|---|---|
| 1 | Vera CPU | Arm カスタム CPU。データ供給・制御・KV キャッシュの受け皿 |
| 2 | Rubin GPU | 学習・推論の主演算アクセラレータ |
| 3 | NVLink 6 Switch | ラック内スケールアップファブリック |
| 4 | ConnectX-9 SuperNIC | スケールアウト用 NIC（1.6Tb/s 級との報道） |
| 5 | BlueField-4 DPU | インフラ処理・セキュリティ・ストレージ |
| 6 | Spectrum-6 Ethernet Switch | CPO ベースのスケールアウトスイッチ |
| 7 | Groq 3 LPU | デコード特化の推論アクセラレータ |
ラック側は、演算の中核となる Vera Rubin NVL72、Vera CPU ラック、Groq 3 LPX（推論デコード）、BlueField-4 STX（ストレージ）、Spectrum-6 SPX（ネットワーク）の5種類が「5 racks, one supercomputer」として括られています。全体の関係を図にすると次のようになります。
Blackwell B200 も2ダイ構成でしたが、Rubin では I/O ダイを分離した点が構造上の変化です。コンピュートダイのシュリンクと、インターコネクト・メモリコントローラのスケーリングを分けて設計できるようにした、チップレット化の一歩と読めます。
パッケージング方式の CoWoS-L についても補足しておきます。「インターポーザ」と呼ばれますが、モノリシックな1枚のシリコンインターポーザ（CoWoS-S）ではありません。ダイ間やダイ-HBM 間など超高密度配線が必要な箇所だけに小さなシリコンブリッジ（LSI: Local Silicon Interconnect）を埋め込み、残りの配線と電源供給をモールド材と RDL 側で受け持つハイブリッド方式です。思想は Intel の EMIB と同系統ですが実装は異なり、CoWoS-L では LSI を300mm ウェハ上で作る RDL インターポーザに埋め込んでから有機基板に載せる2ピース構造、EMIB はブリッジを有機基板に直接埋め込む1ピース構造です（CoWoS-L にウェハ由来の寸法制約が残り、後述する CoPoS が将来解として要る理由でもあります）。モノリシックなシリコンインターポーザはレティクル限界（約858mm²）に縛られ、ステッチングしても3倍強が実用上限とされるのに対し、CoWoS-L にはおおむね6倍レティクル級までのスケール余地があるとされ（この倍率は資料により幅があります）、Rubin の約4倍レティクル級パッケージはこの方式で初めて成立します。なおコンピュートダイ間の D2D リンク（Blackwell では NV-HBI、10 TB/s）の Rubin 世代での公表値は、本稿執筆時点では確認できていません。
注意点として、製品名の表記が資料によって揺れています。R100 と表記する解説、R200 と表記する報道、Superchip 文脈で VR200 と呼ぶ資料が混在しており、本記事では単に Rubin GPU と呼ぶことにします。正式な SKU 名は出荷時の公式資料で確定するはずです。
もう一つ、GPU の数え方が今世代から変わった点は押さえておく必要があります。従来はパッケージ単位で GPU を数えていましたが、Rubin 世代からはダイ単位で数える方式になりました。このため同じラックが「72パッケージ」でありながら「NVL144（144 GPU）」と表記される場面があります。NVL72 と NVL144 が同じ物理構成を指している資料もあるため、世代間比較の際は数え方の違いに注意が必要です。
性能数字の読み方にも一つ種があります。推論 50 PFLOPS と学習 35 PFLOPS という2つの NVFP4 値の差は、第3世代 Transformer Engine の「ハードウェア適応圧縮」に由来します。SemiAnalysis の解説によると、この機構の実体は実行中の動的スパース性活用で、データストリームに自然に含まれるゼロをオンザフライで検出して除去し（非ゼロ値は保持）、精度を保ったまま実効スループットを引き上げます。Blackwell 向けに作られた既存モデルにプログラミングモデルの変更なしで自動的に効くとされ、NVIDIA は 50 PFLOPS を「FP4 推論」、35 PFLOPS を「FP4 学習（dense）」と使い分けています。つまり 50 という数字はスパース性込みで、ワークロードがスパースであるほど 50 に近づく、というのがこの分析の読み解きです（NVIDIA 自身がスパース/デンスの内訳を数値で明示しているわけではない点には注意してください）。なお実装の詳細はまだ公開が薄く、公式の TransformerEngine リポジトリにも技術的メカニズムを問う issue が立っている状況です。
HBM4: 今世代最大のジャンプ
Rubin の仕様の中で最も大きな変化はメモリ帯域だと考えています。
| 項目 | Blackwell（HBM3e） | Rubin（HBM4） |
|---|---|---|
| 容量 | 192〜288GB | 288GB（36GB スタック ×8） |
| 帯域 | 8 TB/s | 最大 22 TB/s（約2.8倍） |
| スタックあたりインターフェース幅 | 1024-bit | 2048-bit |
HBM4 はスタックあたりのインターフェース幅が HBM3e の1024-bit から2048-bit に倍増した規格です。22 TB/s を8スタックで割り戻すと、ピン速度はおよそ 10.8 Gbps という計算になり（報道でも 10.8 GT/s とされています）、JEDEC の HBM4 基準速度より高速な選別品を使っていることになります。
興味深いのは数値の変遷です。2025年後半の報道では HBM4 を 6.4 GT/s で駆動し約13 TB/s という情報が流れていましたが、GTC 2026 で最終的に公表されたのは 22 TB/s でした。開発期間中にメモリベンダー側の高速化が間に合い、仕様が引き上げられたと見るのが自然です。2025年の解説記事と2026年の記事で帯域の数字が食い違っているのはこのためで、古い記事を読む際は注意が必要です。
LLM 推論のデコードフェーズがメモリ帯域律速であることは、ローカル LLM をやっている方にはおなじみだと思います。ラック規模でも同じ物理法則が効いており、NVIDIA 自身が「コンテキスト長の伸びとインタラクティブな推論の増加により、実効メモリ性能が効率の支配的要因になった」という趣旨の説明をしています。演算よりメモリにトランジスタ予算と電力を振る方向性は、今世代で一段はっきりしました。
Vera CPU
Grace の後継となる NVIDIA 2世代目の Arm カスタム CPU です。
| 項目 | 内容 |
|---|---|
| コア | カスタム設計 Olympus コア ×88（Armv9.2） |
| スレッド | 176（Spatial Multithreading、1コア2スレッド） |
| トランジスタ数 | 227B |
| メモリ | LPDDR5X 帯域 最大約1.2 TB/s（公式）。容量は最大1.5TB との報道 |
| GPU 接続 | 第2世代 NVLink-C2C、1.8 TB/s コヒーレント |
Grace が既存の Arm Neoverse コアベースだったのに対し、Vera はコアからカスタム設計になった点が大きな変化です。88コアは第2世代の Scalable Coherency Fabric（SCF）で共有 L3 キャッシュとメモリサブシステムに接続され、モノリシックな1ダイに収まっています。
マイクロアーキテクチャの目玉として公表されているのが Spatial Multithreading（空間マルチスレッディング）です。従来の SMT がパイプライン資源を2スレッドで時分割共有するのに対し、Spatial Multithreading は実行ユニット・キャッシュ・レジスタファイルといったコア資源を物理的に分割して各スレッドに割り当てます。2スレッドが資源の取り合いをせず文字通り同時に走るため、スループットと仮想 CPU 密度を上げながら、性能の予測可能性とスレッド間の分離性を保てるという理屈です。性能と効率のトレードオフを実行時に切り替えられるとされており、マルチテナントの AI ファクトリーや、ツール呼び出し・サンドボックス実行が大量に並行するエージェント系ワークロードを想定した設計だと説明されています。
物理分割ならではの副作用も早速表面化しています。NVIDIA のエンジニアが Vera Rubin 上で CPU 集約ワークロードの約2倍の性能低下を発見し、SMT を考慮した非対称 CPU キャパシティ処理を改善する Linux カーネルスケジューラのパッチが2026年3月に投稿されました。片側スレッドだけが空いたコアをフル性能のコアと同列に扱うと割り当てを誤る、という従来 SMT 前提のヒューリスティクスが崩れる話で、新しいハードウェア方式が OS スケジューラまで波及していく様子がわかる興味深い事例です。
なお一部の解説記事には Rubin GPU 側にも SMT が入ったとする記述がありますが、そこで挙げられる176スレッドという数字が Vera CPU の値とちょうど一致しており、筆者は CPU 仕様との混同の可能性が高いと見ています（推測です）。GPU 側の SM レベルの実行モデルに関する詳細（Hopper の Thread Block Cluster や Blackwell の Tensor Memory に相当する世代変更点）は、CUDA ツールキット側の文書公開を待つ必要があります。
本記事で頻出する「コヒーレント」を、初出のここで説明しておきます。キャッシュコヒーレンシとは、CPU と GPU がそれぞれのキャッシュに同じデータのコピーを持っていても、一方が書き換えれば他方からも必ず最新の内容が見える、という一貫性をハードウェアが保証する性質です。従来の PCIe 接続では CPU-GPU 間は非コヒーレントなので、CPU メモリ上のデータを GPU で使うには cudaMemcpy などで明示的にコピーし、どちらが最新かをソフトウェアが管理する必要がありました。コヒーレントな NVLink-C2C では、GPU が CPU 側の LPDDR5X を通常の load/store 命令でそのまま読み書きでき、整合はハードウェア任せになります。この性質により CPU 側の LPDDR5X と GPU 側の HBM4 を単一のアドレス空間として扱えるため、KV キャッシュのオフロード先として CPU メモリを使う構成が公式にサポートされます。288GB の HBM4 に載り切らない長大なコンテキストを LPDDR5X（報道ベースで最大1.5TB）に退避させる、という使い方はエージェント系ワークロードで効いてくるはずです。llama.cpp でメインメモリに MoE のエキスパートを置いて GPU オフロードする構成の、いわば業務用版のような話だと理解しています。
Superchip としては Vera CPU 1基＋Rubin GPU 2基が基本単位で、これが NVL72 ラックに36組搭載されます。
インターコネクトとデータ経路
Vera Rubin ではデータの動脈側も一通り世代交代しています。
| 経路 | 世代・仕様 | 補足 |
|---|---|---|
| GPU 間（スケールアップ） | NVLink 6: GPU あたり 3.6 TB/s | NVLink 5 の2倍。ラック計 260 TB/s |
| CPU-GPU 間 | NVLink-C2C 第2世代: 1.8 TB/s | コヒーレント接続 |
| スケールアウト NIC | ConnectX-9 SuperNIC | 1.6 Tb/s 級との報道 |
| インフラ処理 | BlueField-4 DPU: 最大 800Gb/s | 64コア Grace＋ConnectX-9 のデュアルダイ |
| スケールアウトスイッチ | Spectrum-6 / Spectrum-X Ethernet Photonics | 200Gb/s SerDes の CPO として量産入り |
| ホスト接続 | PCIe Gen6 |
個人的に注目しているのは BlueField-4 の位置づけです。CES での発表では、BlueField-4 をストレージプロセッサとする Inference Context Memory Storage Platform が言及されており、エージェント推論のコンテキスト（KV キャッシュ）をラック外のストレージ階層に永続化・共有する構想が読み取れます。KV キャッシュの階層化をプラットフォーム全体で設計しているわけで、推論システムの設計思想として面白いところです。なおこの仕組みは CES 時点では Inference Context Memory Storage（ICMS）と呼ばれ、GTC 2026 で CMX（Context Memory storage）に改称されました。実体は Ethernet 接続のフラッシュ階層で、VAST・WEKA・DDN などが対応製品を構築中です。第2層（LPDDR5X）へのオフロードが NVLink-C2C のコヒーレント経路であるのに対し、この第3層への転送は NVLink ではなく Spectrum-X Ethernet ＋ RDMA 経由で、全体のオーケストレーションは Dynamo（転送ライブラリは NIXL）が担う分担です。整理すると、ハードウェアのキャッシュコヒーレンシが効くのは第2層（LPDDR5X）まで、つまり Superchip の基板の上までです。第3層から先は明示転送のソフトウェア管理になり、保証の強さは物理的な近さ（パッケージ内 → 基板上 → ラック内 → ラック外）に応じて段階的に弱くなっていきます。
この階層化が何を解いているのかは、以前の記事で書いた問題と直結しています。
上の記事では、KV キャッシュが文脈長に比例して線形に膨らむこと、そしてモデル重みが全ユーザー共有の定数で済むのに対し KV キャッシュはユーザーごとに固有の状態であるため、「同時ユーザー数 × 文脈長」で GPU メモリを圧迫していく構造を図にしました。記事の末尾で「桁違いのメモリを積む推論専用システムを設計する動きまで出ている」と書きましたが、その実物の一つがまさにこの Vera Rubin です。最も高価な HBM にはアクティブなセッションの KV だけを置き、アクセスの途切れたセッションは LPDDR5X へ、長期のものはストレージへ退避させ、再訪時には prefill の再計算ではなく復元で応答する。前記事の Appendix で触れた「安い階層への退避と読み戻し」という overflow 機構が、ホスト RAM への場当たり的なスワップではなく、コヒーレントな 1.8 TB/s の専用配管（NVLink-C2C）と専用ストレージ層（BlueField-4 STX）を持つプラットフォーム設計として最初から組み込まれた、と言えます。
なお、これで解けるのは容量側の問題です。帯域側の問題（1トークン生成するたびに KV 全体を読む）はこの階層化では解けず、そちらへの回答は HBM4 の 22 TB/s と、attention を HBM 側に残す Groq LPU との分業、という分担になっています。
もう一つ、この階層化はサプライチェーン側の文脈でも読めます。後述する通り、Rubin 世代の生産量を律速しているのは HBM4 と先端パッケージングの供給です。アイドルな KV を LPDDR5X や Ethernet 接続のフラッシュ（CMX）へ逃がせるなら、希少な HBM の 1GB あたりで捌ける同時ユーザー数を増やせます。
誤解のないように言うと、これはメモリ不足を「解決」する話ではありません。LPDDR5X のコアダイは HBM と同じ DRAM ウェハから作られるため、DRAM 全体の供給が増えるわけではなく、容量需要の置き場所が変わるだけです（フラッシュだけは NAND という別ウェハなので、こちらへ逃がす分は DRAM の枠外に出ます）。それでも意味があるのは、HBM が同じビット数に対して汎用 DRAM の約3倍のウェハを消費するとされる、最も高くつく階層だからです（TSV 分の面積、積層歩留まり、速度選別の複利。業界でよく引かれる目安です）。HBM には HBM にしかできない仕事（アクティブなデコードの帯域）だけをさせ、容量はビット単価もウェハ効率も有利な階層で受ける。KV キャッシュの外部退避を、前記事で書いた「GPU メモリ圧迫」への技術的な回答であると同時に、HBM 逼迫という制約条件の下で足りない HBM を使い倒す設計解、と筆者が読んでいるのはこのためです。ただし総需要の削減ではなく付け替えである以上、LPDDR5X やフラッシュ側の需要を押し上げる方向に働く点は、メモリ市況を見るうえで留意が必要だと思います。
CPO の量産採用も地味に大きな話です。従来のプラガブルトランシーバ構成に対して電力効率5倍・稼働率5倍・展開速度1.3倍を謳っており、ネットワーク側の消費電力を演算に回せるという説明で、100万 GPU 規模の AI ファクトリーを前提とした布石と位置づけられています。
7番目のチップ: Groq 3 LPU と LPX ラック
今世代最大のサプライズはここだと思います。
2025年12月24日、NVIDIA が Groq と200億ドル規模の契約を結んだことが報じられました。形式は企業買収ではなく、Groq の推論技術の非独占ライセンスと資産取得に、創業者 Jonathan Ross 氏（元 Google で TPU 開発に関わった人物）を含む主要エンジニアの移籍を組み合わせた変則的なものです。Groq 社自体は新 CEO のもとで存続し、GroqCloud の運営も継続しています。金額は Groq の直前の評価額（約70億ドル）の3倍近くで、Mellanox 買収を上回る NVIDIA 史上最大の取引とされています。
その最初の成果として GTC 2026 で発表されたのが Groq 3 LPU と、それを256基束ねた LPX ラックです。名前が紛らわしいので先に整理しておくと、LPU（Language Processing Unit）がチップ、LPX がラック製品の名前で、Rubin GPU と NVL72 の関係に対応します。本記事でもチップの話は LPU、ラックの話は LPX と使い分けています。Rubin GPU と比べると設計思想の違いがよくわかります。
| 項目 | Rubin GPU | Groq 3 LPU |
|---|---|---|
| メモリ | HBM4 288GB（外付け） | オンチップ SRAM 500MB |
| メモリ帯域 | 22 TB/s | 150 TB/s |
| 実行モデル | 動的スケジューリング | 静的スケジューリング・決定論的 |
| 得意領域 | 学習・prefill・attention | デコード（トークン生成）専用。学習不可 |
| 製造 | TSMC 3nm | Samsung 4nm |
| ラック構成 | NVL72（72パッケージ） | LPX（256基、SRAM 計128GB＋DDR5 計12TB、640 TB/s、FP8 315 PFLOPS） |
LPU は重みの一次格納先が SRAM（キャッシュではなく）という点が GPU と根本的に異なります。150 TB/s というチップ単体の帯域は Rubin の HBM4 の約7倍で、その代償として容量はチップあたり 500MB しかありません。できることは自己回帰的なトークン生成、つまりデコードにほぼ限定されます。なお外付けメモリを持たないのは LPU チップ単体の話で、LPX ラックとしては計12TB の DDR5 を搭載しており（NVIDIA 公式仕様）、SRAM に載り切らないデータの供給階層として機能します。
この体質が最も素直に活きるのは、音声対話のようなリアルタイム性の強い用途です。SRAM の読み出しレイテンシと決定論的な実行により平均だけでなくテールまで応答時間を予測でき、買収前の GroqCloud が音声エージェントの即答性で名を売ったのもこの性質によります。NVIDIA が LPX に掲げる看板は「エージェント AI 向け」ですが、これは同じ性質の転用で、推論チェーンやツール呼び出しの多段ループではデコード速度がそのままエージェントの仕事完了速度になるため、相手が人間の耳でも次のツール呼び出しでも低遅延の価値は同じように効く、という整理です。
Vera Rubin プラットフォーム内での分担は明確で、1兆パラメータ級モデルのリファレンス構成では計算資源の25%を LPX、75%を Rubin GPU に割り当て、FFN 層を LPU が、attention を Rubin が担当して全レイヤーを協調計算するとされています。
attention は KV キャッシュという大容量データを読む処理なので HBM を持つ GPU 側、FFN は重みのストリーミング読み出しなので SRAM の帯域が活きる LPU 側、という割り振りは理にかなっています。NVIDIA は LPX と NVL72 の組み合わせで、1兆パラメータ級モデルの推論スループットが電力あたり最大35倍（対 Blackwell 世代）になると主張しています。
もう一点、Groq 3 が Samsung 4nm で製造される点は見逃せません。Vera Rubin ラック内の NVIDIA 設計シリコンはこれ以外すべて TSMC 製なので、最上位プラットフォームの中に Samsung ファウンドリの量産ソケットが初めて確保されたことになります。TSMC の先端パッケージング能力が逼迫している状況での供給リスク分散という側面もありそうです。
なお、この取引には規制面の論点もあります。米国の複数の上院議員が「ライセンス契約の形式を取ることで企業結合審査（HSR 届出）を回避した実質的買収ではないか」と問題提起しており、いわゆる reverse acqui-hire の適法性という論点で今後動きがある可能性は残っています。
消えた Rubin CPX
Groq 3 LPX の裏で静かに消えたのが Rubin CPX です。2025年9月の AI Infra Summit で発表された長コンテキスト推論特化 GPU で、日本語圏でも当時かなり報道されました。ところが GTC 2026 のロードマップから CPX は姿を消し、代わりに推論アクセラレータの位置に Groq 3 LPX が座りました。両者を並べると、「推論の分業」という枠組みは共通ですが、担当するフェーズが逆だったことがわかります。
| 項目 | Rubin CPX（見送り） | Groq 3 LPX（採用） |
|---|---|---|
| 発表 | 2025年9月 AI Infra Summit | 2026年3月 GTC |
| 担当フェーズ | prefill／コンテキスト処理（演算律速） | decode／トークン生成（帯域律速） |
| アプローチ | 外付け GDDR7 で容量とコストを取る | オンチップ SRAM で帯域とレイテンシを取る |
| メモリ | GDDR7 128GB / チップ | SRAM 500MB / チップ（ラック計128GB） |
| 演算 | NVFP4 30 PFLOPS / チップ | FP8 315 PFLOPS / ラック |
| ラック構想 | NVL144 CPX: 8 EFLOPS・100TB | LPX: 640 TB/s スケールアップ |
| 現状 | ロードマップから消滅（公式のキャンセル発表はなし） | 2026年Q3 出荷予定 |
The Elec の報道によると、CPX 向けの GDDR7 や基板の発注が確認されていないとのことで、業界では事実上の中止と受け止められています。ただし NVIDIA から公式なキャンセル発表は出ておらず、延期や再設計の可能性も完全には否定できない、という状態です（この点は今後の情報で更新される可能性があります）。
各メモリ階層を帯域と容量の平面に置くと、CPX が取ろうとした位置と LPU の位置の違いが視覚的にわかります。
整理すると、CPX は長大コンテキストの取り込み（prefill、演算律速）を安価な GDDR7 の容量で受ける構想、LPX はトークン生成（decode、帯域律速）を SRAM の帯域で受ける設計で、推論パイプラインの逆側を担う製品です。実際、NVIDIA の Ian Buck 氏は「LPX は CPX の置換ではない」と説明しており、CPX は中止と断定されたわけではなく事実上の優先度引き下げで、コンセプトが Feynman 世代で戻る可能性にも言及されています。とはいえ現行ロードマップの推論アクセラレータの席を LPX が占めたこと自体は事実です。副次的な影響として、GDDR7 がデータセンターに入る入口として期待されていた案件が立ち消えたため、メモリ業界にとっては HBM 集中がさらに強まる方向の決定でもありました。
では、なぜ消えたのか。NVIDIA は理由を公式に説明していないため報道からの再構成になりますが、4つの要因が重なったと整理できます。①製品枠の問題。1世代に立ち上げられる新シリコンの数は有限で、200億ドルの Groq 取引が製品計画上の衝突を解決した（この世代の推論アクセラレータの席は LPX に行った）と評されています。②ワークロードの重心移動。CPX 発表時（2025年9月）は100万トークン級の長コンテキスト取り込みが課題の中心でしたが、その後の推論モデルとエージェントの普及で経済的なボトルネックは出力側（デコード）に移り、Ian Buck 氏もワークロード需要の変化から現時点では CPX という考え方が成立しにくくなった旨を説明しています。③prefill の行き場は別にあったこと。LPX 構成では NVL72 側が prefill・KV キャッシュ構築・デコードの attention を担当します。FFN デコードを LPX へ逃がせば高価な HBM 搭載 GPU の手が空くため、prefill 専用チップを別に立てる限界的な価値がこの世代では下がりました。④「安いメモリ」という前提の崩壊。CPX の売りは GDDR7 の安さと低消費電力でしたが、この1年でメモリ価格は3倍超に高騰し、GDDR7 も HBM と同じ DRAM ウェハから出てくる以上、逼迫の最中に新しい GDDR7 供給ラインを開く魅力は薄れました。GDDR7 を HBM に置き換える再設計の観測も報じられていますが、それをやると CPX のコスト面での存在意義自体が消えます。
傍証も2つあります。GTC 2026 の会場で聴衆が Groq 創業者の Ross 氏に「CPX は中止か」と直接尋ねたところ「質問は1人1つまで」とかわされた一幕が報じられており、別のプレス Q&A で Buck 氏が棚上げを認めた経緯があります。また Intel が Computex 2026 で詳細を示した Crescent Island（LPDDR5X を最大480GB 搭載する安価メモリ志向のデータセンター GPU）は、CPX が空けた穴を埋める製品と位置づけられており、「演算律速の prefill を安いメモリの容量で受ける」というニッチ自体は実在することを示しています。前段で触れた Feynman 世代での復活余地も、この文脈で読むと腑に落ちます。
2025年秋までの解説記事は CPX 前提で書かれているものが多いので、いま Vera Rubin を調べる際はこの転換を知らないと混乱すると思います。本記事を書こうと思った動機の半分はここにあります。
ラックとしての性能: Vera Rubin NVL72
演算の中核となるラックの公表仕様です。
| 項目 | 値 |
|---|---|
| GPU | Rubin 72パッケージ（144ダイ） |
| CPU | Vera ×36 |
| NVFP4 推論 | 3.6 EFLOPS |
| NVFP4 学習 | 約2.5 EFLOPS |
| FP8 | 約1.2 EFLOPS |
| HBM4 | 計20.7TB / 集約帯域 約1.6 PB/s（72×22TB/s の単純計算。資料により 1.4 PB/s 表記もあり） |
| NVLink 6 ファブリック | 260 TB/s |
| 冷却 | 100%液冷（第3世代 MGX、ケーブルレスのモジュラートレイ） |
Blackwell 世代との比較を表にまとめます。公称値は dense / sparse や精度の条件で揺れがあるため、目安としてご覧ください。
| 項目 | B200 (Blackwell) | B300 (Blackwell Ultra) | Rubin |
|---|---|---|---|
| プロセス | TSMC 4NP | TSMC 4NP | TSMC 3nm 系 |
| トランジスタ | 208B | 208B | 336B |
| メモリ | HBM3e 192GB | HBM3e 288GB | HBM4 288GB |
| メモリ帯域 | 8 TB/s | 8 TB/s | 22 TB/s |
| NVLink | 第5世代 1.8 TB/s | 第5世代 1.8 TB/s | 第6世代 3.6 TB/s |
| NVFP4 推論 | 約9〜10 PFLOPS | 約15 PFLOPS | 50 PFLOPS |
NVIDIA がマーケティングで使っている対 Blackwell の数字は主に3つです。
- MoE モデルの学習に必要な GPU 数が4分の1
- スケール時のエージェントスループットが最大10倍（対 Grace Blackwell）
- トークンあたりコストが10分の1
10分の1という数字には前提条件があり、Kimi-K2-Thinking を入力32K・出力8Kで動かした場合の GB200 NVL72 との比較、という注記がついています（NVIDIA 資料の脚注として報道で紹介されたものです）。深い推論を行うエージェント的ワークロードに最適化した条件での数字であり、あらゆるワークロードで10倍になるわけではない点には注意が必要です。演算2.5〜3倍、帯域2.8倍、相互接続2倍のハードウェアから10倍のシステム数字を出しているのは、バッチ効率や投機的デコードなどソフトウェア込みの積み上げに加え、Rubin GPU の節で触れた通り、推論側の演算値自体がスパース性込みの数字である点も効いていると理解しています。
電力・冷却・ラック規格
Rubin GPU 単体の TDP が最大2.3kW とされ、ラックは完全液冷前提です。給電側では 800V 直流（800 VDC）アーキテクチャへの移行が並行して進められており、NVIDIA はラック設計を OCP（Open Compute Project）に寄贈する方針を示しています。
現行の Oberon 系ラックの次には Kyber と呼ばれる新ラック世代が控えており、GTC 2026 時点では2027年の Rubin Ultra で NVL576（576 GPU ダイ）をラック600kW で収容する計画が示されていました（ただしロードマップの節で触れる通り、Rubin Ultra 本体の設計変更に加え Kyber ラック自体の2028年への遅延も報じられており、当初計画のまま実現するかは不明です）。1ラック600kW という数字は、日本の一般的なデータセンターのラックあたり給電能力（数kW〜十数kW）と比べると2桁違う世界で、AI ファクトリーが従来のデータセンターとは別物のインフラになりつつあることを示しています。
HPC 向けの顔: ISC 2026
2026年6月の ISC では、同じ Vera Rubin の HPC 向けの顔が発表されました。ラックあたりネイティブ FP64 5 PFLOPS、AI 演算 7 EFLOPS という構成で、メモリ帯域2.8倍の効果として帯域律速の流体解析で最大4倍の性能向上を見込むとしています。AI 特化に見える世代ですが FP64 を捨てていない点は HPC 界隈には重要な情報だと思います。
採用事例も具体的に出ており、ロスアラモス国立研究所の次期システム3機（Mission / Vision / Veritas）、ローレンス・バークレー国立研究所 NERSC の Doudna（Dell）、ドイツ LRZ の Blue Lion（HPE Cray、2027年稼働、現行機の約30倍）などが公表されています。HPC 向けには NVL4 構成や、1ラック144 GPU の高密度カスタムシステムもベンダー各社から発表されています。
サプライチェーンと生産状況
2026年6月時点で NVIDIA はフル生産入りを宣言しており、台湾の主要 ODM（Foxconn、Quanta、Wistron など約150社）を含む30カ国350以上の工場でラックシステムの製造が進んでいるとしています。出荷開始は2026年秋の予定です。
最大の制約は HBM4 と先端パッケージングです。サプライヤーの状況を整理します。
| サプライヤー | 推定シェア | 状況 |
|---|---|---|
| SK hynix | 6〜7割（アナリスト推定） | 複数年の HBM 共同開発契約を締結。従来からの主力供給元 |
| Samsung | 2.5〜3割（アナリスト推定） | 2026年2月に HBM4 量産開始 |
| Micron | 残り（アナリスト推定） | HBM4 に加え Vera 向け LPDDR5X も供給（LPDDR5X は SK hynix の SOCAMM2 など複数社供給の報道あり） |
2026年6月5日、Jensen Huang 氏がソウルで3社全ての認証通過と生産中であることを初めて公言しました。Computex 会場では Huang 氏が SK hynix の HBM4E ウェハに「Please Make More」と書き込む一幕もあったと報じられています。なお2026年前半には「Micron は HBM4 から外れた」とする報道も出ていましたが、6月の公式発言で3社体制が確定した経緯があります。半年の間に報道が二転三転した領域なので、上の配分数字も今後動く可能性はあります。
2026年内の Rubin GPU 生産量は20〜30万基程度との推定があり、TSMC の CoWoS 能力と HBM4 供給が上限を決める構図です。
ロードマップと競合
NVIDIA は年次リズムを維持する方針です。
| 年 | 世代 | 主な内容 |
|---|---|---|
| 2026 | Rubin | N3 系、HBM4 288GB / 22 TB/s、NVL72（144ダイ） |
| 2027後半（遅延報道あり） | Rubin Ultra | 2ダイ＋HBM4E 8スタック（384GB / 32 TB/s、約500B トランジスタ）へ設計変更と報道。当初発表は4ダイ・HBM4E 1TB・FP4 100 PFLOPS・Kyber NVL576（600kW）。Kyber ラックは2028年へ遅延と報道（詳細は本文） |
| 2028 | Feynman | TSMC A16（1.6nm 級、裏面電源供給）採用との報道 |
Rubin Ultra については、本記事の執筆直前（2026年6月末）に大きな動きが報じられました。GTC 2026 で発表された当初計画はコンピュートダイ4基＋HBM4E 16スタック（1TB）で FP4 100 PFLOPS という構成でしたが、SemiAnalysis が6月30日に確認したと報じられたところによると、この4ダイ構成は CoWoS-L パッケージングの製造制約により中止され、標準 Rubin と同じ2ダイ構成（HBM4E 8スタック 384GB、約500B トランジスタ、32 TB/s。いずれも報道ベースの推定値）に変更されました。原因は、ニアレティクル級のダイ4基（アクティブシリコン3,400mm² 超）を単一パッケージに載せた際の反りで、有機基板とシリコンの熱膨張差により平坦性が保てなくなるためとされています。Rubin GPU の節で触れた CoWoS-L のスケール余地に、実際にはこのあたりで上限があったことを示す事例と言えます。変更後も B300 比3.5倍の推論性能/W を維持すると主張しているとの報道ですが、NVIDIA からスペック変更の公式発表はありません。TSMC は大型パッケージの将来解として CoPoS（Chip-on-Panel-on-Substrate、2028年末〜2029年前半に量産予定）を準備していると報じられており、こちらは Feynman 世代以降の布石になりそうです。
さらに本記事の公開直前、2026年7月6日にはラック側の続報も出ました。SemiAnalysis の報道によると、Rubin Ultra 世代の Kyber ラックは12ヶ月以上の遅延で2028年へ後ろ倒しになる見込みです。原因として挙げられているのは、GPU 間の 448Gb/s 通信を支える78層の直交ミッドプレーン PCB（配線幅25μm以下の銅配線）を必要な歩留まりで製造できないことで、つなぎ案とされた NVL72 ラック2台構成も、クラウド事業者から「設計が変則的で運用負荷が重い」と反発を受けて撤回されたと報じられています。CNBC や Tom's Hardware が追随するなか、NVIDIA は Tom's Hardware に対し「Our roadmap is intact（ロードマップは変わっていない）」と短くコメントしましたが、個別の設計変更や遅延について肯定も否定もしていません。一方で標準 Rubin の2026年Q3 出荷は公式に堅持されており、CFO の Colette Kress 氏が6月初旬に「Q3 に向けて準備できている」と明言、GTC Taipei では初期顧客として OpenAI・Anthropic・SpaceX の名前も挙がっています。つまり報道ベースの遅延はあくまで Rubin Ultra / Kyber 世代の話であり、標準 Rubin の立ち上げとは切り分けて見る必要があります。
競合では AMD の Instinct MI400 系（CDNA 5）が同じ2026年Q3 に控えています。
| 項目 | Rubin | MI455X（報道ベース） |
|---|---|---|
| プロセス | TSMC N3P | コンピュートダイ TSMC N2 ／ I/O ダイ TSMC N3P |
| FP4 演算（dense） | 35 PFLOPS | 40 PFLOPS |
| FP4 演算（スパース性込み・推論値） | 50 PFLOPS | 非公表（前世代の慣例なら dense の約2倍） |
| FP8 演算（dense） | 約16 PFLOPS | 20 PFLOPS |
| メモリ | HBM4 288GB（36GB × 8スタック） | HBM4 432GB（36GB × 12スタック） |
| メモリ帯域 | 22 TB/s | 19.6 TB/s |
| スタックあたり帯域 | 約2.75 TB/s | 約1.63 TB/s |
| スケールアップ | NVLink 6（3.6 TB/s） | Infinity Fabric / UALink（3.6 TB/s との報道） |
| CPU 接続 | NVLink-C2C 1.8 TB/s（コヒーレント） | PCIe Gen6（ホスト接続） |
メモリ容量では AMD が上回り、FP4 演算・帯域・スケールアップ相互接続では NVIDIA が優位という構図です。MoE 推論のように all-to-all 通信が支配的なワークロードでは相互接続の差が容量差より効く、という見方が多いようですが、これは実機ベンチマークが出てから検証されるべき論点だと思います。
KV キャッシュへの向き合い方も対照的です。Helios の CPU（EPYC Venice）と GPU の接続は PCIe Gen6 のホスト接続で、NVLink-C2C のようなコヒーレントな CPU メモリ階層は発表されていません。代わりに GPU あたり 432GB・ラック計31TB という HBM4 容量そのもので KV を受ける設計です。退避の階層で凌ぐ NVIDIA、載る箱を大きくして受ける AMD、という思想の違いで、HBM が最もウェハを消費する階層であることを踏まえると、ビット単価を取るか、退避・復元というオーケストレーションの複雑さを取らないか、というトレードオフになっています。
なお CPU 側では、NVIDIA 自身が DGX Rubin NVL8 のホストに Intel Xeon 6 を採用（GTC 2026）したほか、NVLink Fusion を通じて x86（Intel カスタム Xeon、2025年9月提携）や RISC-V（SiFive、2026年1月契約）を NVLink 接続の土俵に載せる動きが進んでいますが、この「x86 とインターコネクトの主導権」というテーマは本記事の範囲を超えるため、続編で扱う予定です。
所感: デコード律速の物理法則はどこでも同じ
最後に個人的な所感です。
私はこの数か月、手元の環境でローカル LLM を動かしながら、prefill は演算律速・decode はメモリ帯域律速という非対称性に付き合ってきました。M5 Max を選んだ理由もメモリ帯域でした。Vera Rubin の設計を眺めていると、まったく同じ物理法則にデータセンター規模で対処していることがわかります。HBM4 で帯域を2.8倍にし、それでも足りないデコードのために SRAM ベースの LPU という別階層を用意し、attention と FFN でチップを分ける。個人の llama.cpp 環境で起きていることの相似形が、200億ドルの買収を伴って業界の最上位で起きているわけです。
もう一つ、KV キャッシュが HBM4 → LPDDR5X → ストレージの3階層で設計されている点も、今世代の本質だと感じています。マルチターンの対話やエージェント処理では、ユーザーが次の入力を打つまでの間や、ツール呼び出しの待ち時間の間、そのセッションの KV キャッシュは遊んでいます。これを最も高価な HBM に置き続ければ同時に捌けるユーザー数が頭打ちになり、かといって捨てれば、戻ってきたときに長大コンテキストの prefill 再計算が丸ごと発生して初回トークンまでの応答が遅くなる。そこで、アクセスの途切れたセッションの KV から順に LPDDR5X へ、さらに時間の空いたものをストレージへと退避させ、再訪時には再計算ではなく階層からの復元で応答する、という設計です（実際の退避・復元ポリシーは Dynamo などソフトウェア側の領分で、ハードウェアは NVLink-C2C という太い配管を用意する分担です）。CPU のキャッシュ階層が数十年かけて磨いてきた局所性の活用が、対象を「会話の記憶」に変えてそのまま再演されているわけです。
しかもこの相似形は、手元のスケールでも既に動いています。以前の記事で調べた DwarfStar（ds4）は、DeepSeek V4 Flash を 128GB の Mac で回すための推論エンジンですが、モデル側の Hybrid Attention（圧縮 KV キャッシュ）に加えて、実装レベルで KV キャッシュを RAM だけでなくディスクにも永続化し、セッションをディスク上の KV キャッシュそのものとして保存・復帰できます。巨大な仕様書や RTL を一度 prefill すれば、以降のセッションは再計算なしで再開できる。HBM → LPDDR5X → ストレージという Vera Rubin の3階層と、ユニファイドメモリ → SSD という ds4 の2階層は、規模も金額も桁違いですが、「アイドルな KV を安い階層へ退避し、再訪時は復元で応答する」という設計判断はまったく同じです。しかも制約まで同型で、KV の再利用は先頭からのプレフィックス一致でしか効かない（履歴の先頭側を触ると以降が全部無効になる）という性質は、ds4 が exact DSML replay で守っているものと、データセンター側のプレフィックスキャッシングが抱えるものとで共通しています。片や200億ドルの取引を伴うプラットフォーム、片や一人の OSS 作者が C で書いたエンジンが、同じ物理制約から同じ結論に到達しているわけで、この符合は個人的にかなり気に入っています。
推論チップの専業スタートアップが提示していた「学習と推論はシリコンを分けるべき」という主張が、NVIDIA 自身の手で本流に取り込まれたことも象徴的です。Rubin CPX という自社設計の答えを半年でいったん引っ込めてまで外部のアーキテクチャを採ったのは、良く言えば柔軟、悪く言えば推論競争の切迫を示しているように見えます。
もう一つ、エンジニアとしての感想を付け加えると、7種類のチップが NVLink-C2C のコヒーレンシを介して1つのシステムとして振る舞う構成の検証は想像するだけで気が遠くなります。マルチダイのパッケージ内 D2D リンク、CPU-GPU 間のキャッシュコヒーレンシ、ラック横断のファブリックと、検証対象の境界が「チップ」から「システム」へ完全に移っています。EDA 業界がエミュレーションとシステムレベル検証に投資を集中させている理由を、この物量が裏付けているとも言えます。
Appendix: LPDDR5X への KV 退避は Rubin の発明ではない ─ GH200 からの系譜と役割分担
本文の「Vera CPU」の節と「インターコネクトとデータ経路」の節では、NVLink-C2C のコヒーレンシを使った KV キャッシュの階層退避を、Vera Rubin の設計として説明しました。ただ、読み返すとこの仕組みが Rubin で新登場したかのように読めてしまう書き方だったので、系譜と定量的な変化、そしてハードウェアとソフトウェアの役割分担をここで補足しておきます。
A.1 GH200 世代から存在した仕組み
Rubin GPU の HBM4 と Vera CPU の LPDDR5X は、第2世代 NVLink-C2C によってハードウェア・コヒーレントな共通アドレス空間を構成します。そのため、LPDDR5X を HBM4 の大容量な下位階層として利用し、KV キャッシュを LPDDR5X へ退避したり、GPU から直接参照したり、必要になる前に HBM4 へ読み戻したりする構成を、従来の PCIe 接続よりはるかに低いオーバーヘッドで実現できます。ここまでは本文で書いた通りです。
ただし、この仕組み自体は Rubin で初めて登場したものではありません。前世代の GH200 Grace Hopper（2023年発表）や GB200 Grace Blackwell（2024年発表）にも、第1世代 NVLink-C2C（900GB/s）による CPU-GPU 間のハードウェア・コヒーレンシと、CPU 側 LPDDR5X を GPU から利用する仕組みは既に存在していました。CPU と GPU がプロセス単位のページテーブルを共有し、system-allocated なメモリに CPU/GPU 双方のスレッドが load/store でそのままアクセスできる、という構造です。
KV キャッシュ退避への応用も前世代で実証済みです。NVIDIA 自身が2024年11月の技術ブログで、GH200 上での KV キャッシュの CPU メモリオフロードを解説しています。x86 ホスト＋H100 の構成では退避経路が PCIe Gen5（約128GB/s）に律速されるのに対し、GH200 の NVLink-C2C はその約7倍の帯域を持ち、マルチターン対話（Llama 3 70B）の TTFT をオフロード構成同士の比較で最大2倍高速化できた、という内容でした（KV オフロード自体の効果としては、prefill 再計算との比較で TTFT 最大14倍という数字も同じ記事で示されています）。つまり「アイドルな KV を CPU メモリへ逃がし、再訪時に復元で応答する」という使い方は、GH200 の時点で公式にサポートされ、効果も定量的に示されていたわけです。
A.2 では Rubin で何が変わったのか
Rubin 世代の改善は、この既存構造の全経路を一斉に増強した点にあります。
| 項目 | GH200（2023） | GB200 / GB300（2024〜25） | Vera Rubin（2026） | 対 GB200 比 |
|---|---|---|---|---|
| NVLink-C2C | 第1世代 900GB/s | 第1世代 900GB/s | 第2世代 1.8 TB/s | 2倍 |
| CPU 側 LPDDR5X 容量 | 最大480GB | 最大480GB | 最大1.5TB（報道） | 約3.1倍 |
| CPU 側メモリ帯域 | 最大約500〜546GB/s | 最大約512GB/s | 最大約1.2 TB/s | 約2.3倍 |
| GPU 側メモリ | HBM3 96GB / HBM3e 144GB | HBM3e 192〜288GB | HBM4 288GB | ─ |
| GPU 側メモリ帯域 | 4〜4.9 TB/s | 8 TB/s | 22 TB/s | 約2.75倍 |
| Superchip の CPU:GPU 比 | 1:1 | 1:2 | 1:2 | ─ |
CPU 側メモリ帯域は、Grace Hopper のホワイトペーパーでは最大546GB/s、GB200 系の資料ではおおむね512GB/s と、資料により表記に幅があります（構成と理論値/公称値の違いによるもので、いずれも500GB/s 級と読んでおけば大きな間違いはありません）。
CPU:GPU 比まで含めて単純計算すると、GPU パッケージ1基あたりで使える CPU メモリは、GH200 が480GB、GB200 は2基で分け合うため240GB、Vera Rubin は750GB（1.5TB ÷ 2、報道ベース）となります。GB200 世代では GPU あたりの退避先容量がむしろ GH200 より減っていたのが、Rubin で一気に3倍強へ引き上げられた格好です。C2C 帯域2倍、容量約3倍、CPU 側帯域約2.3倍という増強は、長大コンテキストや多数の同時セッションを前提にしたとき、LPDDR5X を「あふれた分の緊急避難先」から「設計に織り込める実用的な第2階層」へ格上げするものだと筆者は理解しています。
したがって Vera Rubin の本質は、KV キャッシュ退避を新たに完全ハードウェア化したというより、前世代から存在したコヒーレント・メモリ構造を大幅に増強し、HBM4 と LPDDR5X を実用的な二階層メモリとして使いやすくした点にある、というのがこの Appendix の一つ目の結論です。
A.3 どこまでがハードウェアで、どこからがソフトウェアか
もう一つ補足したいのが役割分担です。本文の「コヒーレントだから単一アドレス空間として扱える」という説明を、「退避も自動で行われる」と読んでしまうと不正確で、実際には次のような分担になっています。
| 担当 | 内容 |
|---|---|
| ハードウェア | キャッシュコヒーレンシの維持、共通アドレス空間（ページテーブル共有・アドレス変換）、NVLink-C2C 上のデータ転送 |
| ソフトウェア | どの KV ブロックをいつ LPDDR5X へ退避するか、どれを HBM4 へ戻すか、どれを LPDDR5X から直接読むか、という配置・追い出し・先読みのポリシー |
このソフトウェア側を担うのが、本文でも触れた NVIDIA Dynamo と、その配下で KV ブロックの置き場所を管理する KVBM（KV Block Manager）、転送ライブラリの NIXL です。KVBM は公式ドキュメントで KV の置き場所を G1〜G4 という階層で整理しており、Vera Rubin に当てはめると次の対応になります。
| KVBM 階層 | 実体 | Vera Rubin での対応物 | 整合の担保 |
|---|---|---|---|
| G1 | GPU メモリ | HBM4 | ハードウェア（NVLink-C2C コヒーレンシ） |
| G2 | CPU メモリ | Vera の LPDDR5X | ハードウェア（NVLink-C2C コヒーレンシ） |
| G3 | ノードローカルの SSD | 計算ノード内の NVMe | ソフトウェア（NIXL 経由の明示転送） |
| G3.5 | 共有フラッシュ階層 | CMX（BlueField-4 STX） | ソフトウェア（NIXL＋Spectrum-X Ethernet / RDMA） |
| G4 | リモートストレージ | 共有ファイル / オブジェクトストレージ | ソフトウェア（NIXL 経由の明示転送） |
G3.5 という表記は NVIDIA の公式な階層名というより、CMX を紹介する資料（Blocks & Files や IBM の Redbook など）で使われている整理ですが、位置づけは分かりやすいのでここでも借用します。NVIDIA の説明では、KV は通常 G1 → G2 → G3.5（CMX）の順で流れ、ホットスワップしづらいノードローカル SSD（G3）は CMX で置き換える想定とされています。また decode が始まる前に CMX から G2 や G1 へ KV ブロックを先読み（pre-stage）しておく動きも、Dynamo / KVBM 側の役割として明記されています。本文で「必要になる前に HBM4 へ読み戻す」と書いたのはこの動作のことです。
つまり正確には、これは「完全なハードウェア自動キャッシュ」ではなく、ソフトウェア管理・ハードウェア強力支援型の KV キャッシュ階層です。CPU の L1/L2/L3 のようにハードウェアが置換ポリシーまで持つ階層とは違い、ポリシーはユーザー空間の推論フレームワークが握っています。ソフトウェア屋の感覚で言えば OS のページングに近い構図で、ただし汎用のスワップと違って KV ブロックというドメイン固有の単位で、プレフィックス一致による再利用可否まで分かった上で、専用の太い配管（NVLink-C2C）の上で行われる、というのが筆者の整理です。
A.4 CMX はコヒーレント UMA の外側にある
本文の「インターコネクトとデータ経路」の節で書いた通り、ハードウェアのキャッシュコヒーレンシが効くのは G2（LPDDR5X）まで、つまり Superchip の基板の上までです。Vera Rubin 世代で加わった CMX（BlueField-4 を使う Ethernet 接続のフラッシュ階層）は、HBM4 と LPDDR5X が構成する同一 Superchip 内のコヒーレントな単一アドレス空間の一部ではなく、NIXL などを通じてソフトウェア管理される外部のコンテキスト・ストレージ階層です。GPU の load/store 命令でそのまま読める世界と、明示的な転送で出し入れする世界の境界が G2 と G3 の間にある、と押さえておくと、本文で書いた「保証の強さが物理的な近さに応じて段階的に弱くなる」という整理とつながります。
A.5 それでも「希少な HBM4 を使い倒す」という読みは変わらない
ここまでの補足は本文の説明の系譜を正すものですが、タイトルの読み方を弱めるものではありません。むしろ補強する材料だと筆者は考えています。
鍵は、HBM 容量だけが据え置かれている点です。直前世代の B300（Blackwell Ultra）と Rubin を並べると、HBM 容量は 288GB → 288GB で変わっていません。HBM3e から HBM4 への世代交代で増えたのは帯域（8 → 22 TB/s、約2.75倍）です。一方でその下の階層は、A.2 で見た通り C2C 帯域2倍、LPDDR5X 容量約3.1倍（報道）・帯域約2.3倍と軒並み増強され、さらに CMX という階層まで追加されました。増強の配分が、HBM 容量だけを避けるように行われているわけです。
この配分は、本文で書いた供給側の事情と整合します。HBM は同じビット数に対して汎用 DRAM の約3倍のウェハを消費するとされる最も高くつく階層であり、Rubin 世代の生産量を律速しているのも HBM4 と先端パッケージングの供給でした。その制約下での設計解が、HBM にしかできない仕事（アクティブなデコードの帯域）のために HBM は帯域へ振り切り、容量需要はビット単価もウェハ効率も有利な下位階層で受ける、という役割の純化です。容量据え置きのまま HBM の 1GB あたりの働き（帯域と、退避によって捌ける同時セッション数）を最大化する構成であり、これはタイトルの「希少な HBM4 を使い倒す設計」そのものだと言えます。容量そのものを 432GB へ増やして受ける AMD MI455X（本文のロードマップと競合の節）とは、対照的な配分です。
仕組みが GH200 世代からあったという事実も、この読みと矛盾しません。GH200 時点のコヒーレントな退避経路は、HBM 逼迫がここまで深刻になる前に、主に PCIe ボトルネックの解消として用意された配管でした。Rubin では同じ配管が、HBM4 供給が生産量の上限を決めるという制約条件の下で、希少資源の利用効率を上げるための主要な設計手段として全面増強された、という位置づけの変化があります。機構は前世代から連続、動機と規模が今世代の新しさ、というのが筆者の整理です。
A.6 まとめ
- LPDDR5X への KV 退避と CPU-GPU 間のハードウェア・コヒーレンシは GH200（2023年）から存在し、NVIDIA の公式ブログで効果も定量的に示されていた
- Rubin の新しさは仕組みの発明ではなく増強で、C2C 帯域2倍、CPU メモリ容量約3.1倍（報道）、CPU メモリ帯域約2.3倍、HBM 帯域約2.75倍と全経路を太くした
- 退避・復元・先読みのポリシーは Dynamo / KVBM / NIXL のソフトウェア側が持ち、ハードウェアはコヒーレンシと転送を担う。ソフトウェア管理・ハードウェア強力支援型と呼ぶのが正確
- コヒーレントな単一アドレス空間は G2（LPDDR5X）まで。CMX 以遠は NIXL 経由の明示転送によるソフトウェア管理の階層
- HBM 容量は B300 から据え置きの 288GB。帯域への集中と下位階層の増強という配分は、「希少な HBM4 を使い倒す設計」という本記事の読みをむしろ補強する
用語集
本文で使った用語を一覧にしておきます。本文で詳しく説明したものは該当節もあわせて参照してください。
| 用語 | 分類 | 説明 |
|---|---|---|
| prefill | 推論 | 入力プロンプト全体を処理して KV キャッシュを構築する前半フェーズ。演算律速 |
| decode | 推論 | 1トークンずつ自己回帰的に生成する後半フェーズ。重みと KV の読み出しが支配的な帯域律速 |
| KV キャッシュ | 推論 | attention の Key/Value を保存する作業領域。文脈長 × 同時ユーザー数に比例して膨らむ |
| TTFT | 推論 | Time To First Token。入力から最初のトークンが返るまでの時間。prefill 速度と KV 復元の有無で決まる |
| attention | 推論 | 文脈中のトークン間の関連を計算する機構。KV キャッシュの読み出しが支配的 |
| FFN | 推論 | Feed-Forward Network。Transformer 層の全結合部分。重みのストリーミング読み出しが支配的 |
| MoE | 推論 | Mixture of Experts。多数の専門家から一部だけを選んで計算する構造。容量は総パラメータ、速度は活性パラメータで決まる |
| プレフィックスキャッシング | 推論 | 先頭から一致する範囲の KV を再利用する仕組み。履歴の先頭側を変更すると以降は無効になる |
| 投機的デコード | 推論 | 小型モデルの下書きを本体モデルで検証して生成を高速化する手法 |
| NVFP4 | 精度 | NVIDIA の4ビット浮動小数点形式。16要素ブロックごとの FP8 スケール＋テンソル全体の FP32 スケールの2段階スケーリング |
| Transformer Engine | 精度 | Tensor Core の低精度演算を実用にする精度管理機構（ハード＋ソフト）。Rubin で第3世代 |
| スパース性 | 精度 | データ中に含まれるゼロの多さ。第3世代 TE の適応圧縮は実行中にゼロを除去して実効性能を上げる |
| Tensor Core | チップ | 行列積専用の演算器。Rubin で第6世代（FP4〜FP64 対応） |
| SM | チップ | Streaming Multiprocessor。NVIDIA GPU の演算コアの単位。Rubin は224基 |
| LPU | チップ | Language Processing Unit。Groq 由来の SRAM ベース・デコード特化チップ（本文の使い分け参照） |
| LPX | チップ | LPU を256基束ねた NVIDIA のラック製品名。Rubin GPU に対する NVL72 に相当 |
| Spatial Multithreading | チップ | Vera CPU の新方式。コア資源を物理分割して2スレッドを同時実行する（時分割ではない）。詳細は Vera CPU の節 |
| SCF | チップ | Scalable Coherency Fabric。Vera の88コアと共有 L3 をコヒーレントに結ぶ配線網 |
| HBM4 | メモリ | 広帯域積層メモリの第4世代。スタックあたり2048-bit。Rubin は8スタックで 288GB / 22 TB/s |
| LPDDR5X | メモリ | モバイル系の低電力 DRAM。Vera CPU のメインメモリで、KV キャッシュの第2階層 |
| GDDR7 | メモリ | グラフィックス向け DRAM。Rubin CPX が採用予定だった |
| SRAM | メモリ | ロジックチップ上に作れる高速メモリ。容量単価は高いが帯域とレイテンシは最良。LPU の重み格納先 |
| TSV | メモリ | Through-Silicon Via。シリコンを貫通する縦配線。HBM の積層に必須 |
| レティクル | 実装 | 露光装置が一度に転写できる最大面積（約858mm²）。単一ダイの寸法上限 |
| CoWoS-L | 実装 | TSMC の大型パッケージ技術。LSI ブリッジ埋め込みの RDL インターポーザで約4倍レティクル級を実現。詳細は Rubin GPU の節 |
| LSI | 実装 | Local Silicon Interconnect。ダイ間・ダイ-HBM 間の高密度配線だけを担う小さなシリコンブリッジ |
| インターポーザ | 実装 | ダイとパッケージ基板の間に挟む配線層。全面シリコン（CoWoS-S）とハイブリッド（CoWoS-L）がある |
| CoPoS | 実装 | Chip-on-Panel-on-Substrate。ウェハでなくパネルを使う次世代大型パッケージ。2028年末以降に量産予定と報道 |
| D2D | 実装 | Die-to-Die。同一パッケージ内のダイ間リンク |
| NVLink 6 | 接続 | GPU 間のスケールアップ接続の第6世代。GPU あたり 3.6 TB/s |
| NVLink-C2C | 接続 | CPU-GPU 間のコヒーレント接続。1.8 TB/s |
| コヒーレント | 接続 | 各チップのキャッシュ間の内容一貫性をハードウェアが保証する性質。詳細は Vera CPU の節 |
| NVLink Fusion | 接続 | NVLink を他社 CPU・アクセラレータに開放する枠組み（Intel x86、SiFive RISC-V など） |
| CPO | 接続 | Co-Packaged Optics。光変換をスイッチ ASIC と同一パッケージに収める実装。Spectrum-X Photonics で量産入り |
| SerDes | 接続 | Serializer/Deserializer。高速シリアル伝送の送受信回路 |
| RDMA | 接続 | Remote Direct Memory Access。CPU を介さずネットワーク越しに相手のメモリを読み書きする転送方式 |
| UALink | 接続 | AMD などが推進するオープンなスケールアップ相互接続規格。NVLink の対抗 |
| Dynamo | ソフト | NVIDIA の推論オーケストレーション層。prefill/decode 分離、Rubin/LPU 間のルーティング、KV の階層退避を管理 |
| NIXL | ソフト | Dynamo 配下の KV キャッシュ転送ライブラリ |
| CMX | ソフト | Context Memory storage。BlueField-4 を使う Ethernet 接続のフラッシュ階層に KV を永続化する仕組み（旧称 ICMS） |
| NVL72 / NVL144 | ラック | Rubin 72パッケージ（144ダイ）構成のラック。GPU の数え方の変更で両表記が併存 |
| Oberon / Kyber | ラック | NVIDIA のラック世代のコードネーム。現行が Oberon 系、Rubin Ultra 世代で Kyber へ移行予定 |
| MGX | ラック | NVIDIA のモジュラー型サーバー・ラック規格。Rubin 世代で第3世代 |
| 800 VDC | ラック | 800V 直流給電。高密度ラックの変換損失と銅量を減らす次世代給電方式 |
| OCP | ラック | Open Compute Project。データセンターハードウェアのオープン規格団体。NVIDIA がラック設計を寄贈 |
| KVBM | ソフト | KV Block Manager。Dynamo 配下で KV ブロックの配置・追い出し・先読みを G1〜G4 の階層で管理するコンポーネント。実転送は NIXL が担う |
| G1〜G4 | ソフト | KVBM の階層表記。G1: GPU メモリ、G2: CPU メモリ、G3: ローカル SSD、G4: リモートストレージ。CMX は G3.5 と紹介されることもある |
参考リンク
- NVIDIA Newsroom: NVIDIA Kicks Off the Next Generation of AI With Rubin（CES 2026） https://nvidianews.nvidia.com/news/rubin-platform-ai-supercomputer
- NVIDIA Newsroom: NVIDIA Vera Rubin Platform（GTC 2026） https://nvidianews.nvidia.com/news/nvidia-vera-rubin-platform
- NVIDIA Newsroom: Vera Rubin Ramps Into Full Production（GTC Taipei 2026） https://nvidianews.nvidia.com/news/vera-rubin-full-production-agentic-ai-factory
- NVIDIA Newsroom: Vera Rubin Delivers World-Class Supercomputers for Science（ISC 2026） https://nvidianews.nvidia.com/news/nvidia-vera-rubin-delivers-world-class-supercomputers-for-science
- NVIDIA Technical Blog: Inside the NVIDIA Rubin Platform https://developer.nvidia.com/blog/inside-the-nvidia-rubin-platform-six-new-chips-one-incredible-ai-supercomputer/
- NVIDIA 公式: Vera Rubin NVL72 製品ページ https://www.nvidia.com/en-us/data-center/vera-rubin-nvl72/
- Tom's Hardware: Nvidia's Vera Rubin platform in depth https://www.tomshardware.com/pc-components/gpus/nvidias-vera-rubin-platform-in-depth-inside-nvidias-most-complex-ai-and-hpc-platform-to-date
- Tom's Hardware: Nvidia's $20 billion Groq deal produces its first chip https://www.tomshardware.com/tech-industry/semiconductors/nvidias-20-billion-groq-deal-produces-its-first-chip
- Tom's Hardware: Nvidia confirms $20 billion Groq deal https://www.tomshardware.com/tech-industry/semiconductors/nvidia-confirms-20-billion-groq-deal-to-bolster-ai-inference-dominance
- Tom's Hardware: Nvidia unveils details of new 88-core Vera CPUs https://www.tomshardware.com/pc-components/gpus/nvidia-unveils-details-of-new-88-core-vera-cpus-positioned-to-compete-with-amd-and-intel-new-vera-cpu-rack-features-256-liquid-cooled-chips-that-deliver-up-to-a-6x-gain-in-cpu-throughput
- SemiAnalysis: Vera Rubin – Extreme Co-Design https://newsletter.semianalysis.com/p/vera-rubin-extreme-co-design-an-evolution
- Phoronix: Linux Patches Posted To Fix ~2x Performance Drop For CPU Workloads On NVIDIA Vera Rubin https://www.phoronix.com/news/NVIDIA-Vera-Rubin-SMT-Sched-Fix
- NVIDIA Japan Blog: Rubin CPX 発表（2025年9月、CPX 転換前の資料として） https://blogs.nvidia.co.jp/blog/nvidia-unveils-rubin-cpx-a-new-class-of-gpu-designed-for-massive-context-inference/
- The Elec: Nvidia's 'Rubin CPX' Launch Becomes Uncertain https://www.thelec.net/news/articleView.html?idxno=10763
- The Register: Intel's mysterious new datacenter GPU is what Nvidia's Rubin CPX nearly was https://www.theregister.com/ai-and-ml/2026/06/04/intels-new-gpu-is-what-nvidias-rubin-cpx-nearly-was/5250989
- TechPowerUp: NVIDIA to Use SK hynix and Samsung HBM4 for Vera Rubin https://www.techpowerup.com/346044/nvidia-to-use-sk-hynix-and-samsung-hbm4-for-vera-rubin-without-micron
- TechPowerUp: NVIDIA's "Rubin Ultra" Reportedly Faces Issues With CoWoS-L Packaging https://www.techpowerup.com/347889/nvidias-rubin-ultra-reportedly-faces-issues-with-cowos-l-packaging
- TechTimes: NVIDIA Rubin Ultra Four-Die GPU Cancelled https://www.techtimes.com/articles/319410/20260701/nvidia-rubin-ultra-four-die-gpu-cancelled-packaging-limits-cut-2027-performance-half.htm
- NVIDIA 公式: Groq 3 LPX 製品ページ https://www.nvidia.com/en-us/data-center/lpx/
- NVIDIA 公式: Vera CPU 製品ページ https://www.nvidia.com/en-us/data-center/vera-cpu/
- The Register: A closer look at Nvidia's Groq-powered LPX rack systems https://www.theregister.com/2026/03/19/nvidia_lpx_deep_dive/
- SemiAnalysis (X): Rubin Ultra 4ダイ構成中止の報（2026年6月30日） https://x.com/SemiAnalysis_/status/2071700428249596290
- Benzinga: Nvidia Says 'Our Roadmap Remains Intact' After Kyber AI Server Delay Report https://www.benzinga.com/markets/tech/26/07/60296720/nvidia-says-our-roadmap-remains-intact-after-kyber-ai-server-delay-report-as-jim-cramer-says-buy
- Wikipedia: Rubin (microarchitecture) https://en.wikipedia.org/wiki/Rubin_(microarchitecture)
- NVIDIA Technical Blog: NVIDIA GH200 Superchip Accelerates Inference by 2x in Multiturn Interactions with Llama Models（2024年11月） https://developer.nvidia.com/blog/nvidia-gh200-superchip-accelerates-inference-by-2x-in-multiturn-interactions-with-llama-models/
- NVIDIA Technical Blog: Accelerate Large-Scale LLM Inference and KV Cache Offload with CPU-GPU Memory Sharing（2025年9月） https://developer.nvidia.com/blog/accelerate-large-scale-llm-inference-and-kv-cache-offload-with-cpu-gpu-memory-sharing/
- NVIDIA Dynamo Documentation: KVBM Design https://docs.nvidia.com/dynamo/latest/kvbm/kvbm_design_deepdive.html
- NVIDIA 公式: GB200 NVL72 製品ページ https://www.nvidia.com/en-us/data-center/gb200-nvl72/
- Blocks & Files: Nvidia and its partners' KV Cache extenders（2026年3月） https://www.blocksandfiles.com/ai-ml/2026/03/30/nvidia-and-its-partners-kv-cache-extenders/5209284
- Micron White Paper: LPDDR at Scale: Enabling Efficient LLM Inference（GH200 NVL2 での KV オフロード実測と 1.5TB/CPU への外挿） https://www.micron.com/content/dam/micron/global/public/products/memory/mobile-dram/lpddr5/documents/lpddr-at-scale-llm-inference-white-paper.pdf