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Vivado IP Integratorでよく使う便利なIPコア16選

Last updated at Posted at 2019-07-01

はじめに

Vivado IP Integrator では非常に多くのIPコアが無料で使えます。
その中でも私が頻繁に使う、簡単に扱えて便利なものだけをまとめて紹介したいと思います。

ワイヤ接続系

Concat

2本のバスを1本にまとめる事ができます。
image.png

Slice

1本のバスのうち、指定した範囲だけを取り出すことができます。
image.png

Constant

指定したバス幅、値の定数を出力することができます。
image.png

論理演算系

Utility Vector Logic

2入力間で論理演算することができます。
image.png

Utility Reduced Logic

1入力でビット間の論理演算をすることができます。
image.png

算術演算系

Adder/Subtracter

S = A ± B
image.png

Accumulator

Q = Q ± B
image.png

Multiplier

P = A * B
image.png

Multiply Adder

P = A * B + C
image.png

クロック系

Clocking Wizard

1つのクロック入力から、複数種類のクロックを生成することができます。
例えば、100MHzのクロックを入力して、50MHzのクロック、100MHzで位相が90°ずれたクロック、150MHzのクロックなど
任意に周波数と位相を指定して生成することが可能です。
image.png

バッファ系

Utility Buffer

差動入出力バッファやクロック用バッファなどを指定して使うことができます。
差動のクロックを外部から入力したりするときに便利です。
参考: https://japan.xilinx.com/support/documentation/user_guides/j_ug471_7Series_SelectIO.pdf
image.png

デバッグコア系

System ILA / ILA

FPGA内部に組み込むロジックアナライザのようなブロックです。
FPGA内部の信号が実機動作中にどのような状態になっているのか、Vivadoの画面から見ることができるようになります。
image.png

Virtual Input/Output

Vivadoの画面から指定した信号をFPGA内部に出力したり、内部の信号を見たりすることができます。
リセットボタンの代わりに使ったり、IPコアのパラメータを動的に変更したりするのに便利です。
image.png

シミュレーション系

Simulation Clock Generator

ブロックデザインをシミュレーションするときに、クロック源リセット源として動作します。
image.png

Simulation Reset Generator

ブロックデザインをシミュレーションするときにリセット源として動作します。
image.png

その他

Binary Counter

クロックをカウントしてQに出力します。
クロック出力が動いているのをLEDに出力して確認したり、のこぎり波を作ったり、タイマーに使ったり、いろいろ便利です。
image.png

参考

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