先に置きたい結論

2026年に AI 半導体について「ボトルネックは fab」と言うのは、もう半分しか正しくない。3nm/2nm の歩留まりは依然として頭痛の種だが、業界の実際の血流を絞めているのは別の場所にある。TSMC の先端パッケージング — CoWoS-L と SoIC — の月産 wafer 数だ。

Morgan Stanley が2026年第1四半期に出した CoWoS 容量アロケーション分析によると、TSMC が2026年末までに 130,000 枚/月へ拡張する CoWoS 容量のうち、NVIDIA がおよそ 60% を抑えている。次が Broadcom 15%(Google TPU と Meta・OpenAI 向け ASIC のファウンドリとして)、AMD は MI355/MI400 系で 8〜11%。残った 15〜20% を Apple、MediaTek、その他のファブレスが分け合う構図だ。

この記事の主張はひとつだけだ。chiplet 時代の競争軸は、wafer 上のトランジスタ密度だけで決まらなくなった。wafer の上に何枚を積めるか、そしてその枠を確保できるかが、誰が2027年の AI を回せるかを決める。 fab に加えて、もう一本のボトルネックが立ち上がった、というのが2026年の構造だ。

本記事はそれが起きた構造を、公開情報と業界推計(Morgan Stanley 2026 Q1 outlook, TrendForce, TSMC IR ガイダンス)から組み立てる。

Morgan Stanley の見立てが示す「占有率」の中身

2026年初頭、CoWoS の月産能力に関する見方は急速に上振れした。TSMC は2024年末時点で 35,000 枚/月だった CoWoS 容量を、2025年に約 70,000 枚/月、そして2026年末に 127,000〜130,000 枚/月まで持っていく計画を出している。late 2024 比でほぼ 4 倍だ。これだけ増やしてなお「足りない」と言われているのが、いまの AI 半導体産業の状態だ。

Morgan Stanley が示したアロケーション (推計値) はこういう構造になる:

顧客	2026年末 CoWoS 月産シェア (推計)	主な向け先
NVIDIA	約 60%(およそ 76,000〜78,000 枚/月)	Rubin R100、Hopper 後継、Blackwell 派生
Broadcom	約 15%(およそ 19,000〜20,000 枚/月)	Google TPU、Meta MTIA、OpenAI 向け ASIC のファウンドリ
AMD	8〜11%(およそ 7,000〜9,000 枚/月)	Instinct MI355、MI400 系
その他	残り 15〜20%	Apple、MediaTek、その他ファブレス

数字の出典は Morgan Stanley の業界レポートを各種媒体が取り上げたもので、TSMC 公式は顧客別シェアを開示していない。ただし TSMC IR の Q1 FY26 ガイダンスにある「CoWoS 容量倍増」と、NVIDIA が公開資料で繰り返している「TSMC との戦略的協業」のトーン、Wccftech や TrendForce が報じる「NVIDIA はラインを数年分予約済」という供給チェーンの空気は、Morgan Stanley の数字と矛盾しない。

ここで読み取りたいのは「NVIDIA はすごい」という話ではない。TSMC の先端パッケージング月産は、設計を作って fab を通せば自動的に確保できるリソースではなくなったということだ。AMD は MI400 を設計できるが、それを年間に何台出せるかは、AMD の設計力や TSMC の fab 能力以上に、CoWoS-L の枠取りで決まる。

なぜ「fab ではなく packaging」になったのか — Rubin と CoWoS-L

ここに至ったのは偶発ではなく、AI チップのアーキテクチャ進化の必然だ。

2010 年代の GPU は単一ダイで完結していた。レチクル限界(約 858 mm²)以下の大きさに、HBM もインターポーザもなく、PCB に直接載せる設計だった。2017〜2020 年に HBM 統合のために 2.5D パッケージ(初代 CoWoS)が必要になり、TSMC の CoWoS-S(silicon interposer)が業界標準になった。

そして2024〜2026年、AI ワークロードがモデルサイズと帯域を両方押し上げた結果、起きているのは次の3つだ:

レチクル超え: 単一ダイで足りなくなり、複数ダイを並べる必要が出てきた。NVIDIA Blackwell B200 は既に 2 ダイ構成。Rubin Ultra (2027) は当初 4 ダイ構成として計画されていたが、CoWoS-L での warpage(反り)と熱の問題で2026年に入り 2+2 ボードレベル構成へ後退する観測が出ている(Taiwan Commercial Times、TweakTown ほか)。皮肉なことに、これは本記事のテーゼ(packaging が新しい制約になった)そのものだ — 設計が packaging に縛られて変わるのは2024年以前には起きなかった現象だ。
HBM の本数: GPU 1 個あたりの HBM スタックは現行で 6〜8 個。Rubin (R100) は 8 スタック、Rubin Ultra は 12 スタックが想定される(SK Hynix・Micron への発注報道ベース)。HBM をぐるりと取り囲むためのインターポーザ面積はさらに広がる。
電力供給の限界: 大型パッケージで TDP 1〜2 kW を 1 cm² あたりに供給するには、基板 (substrate) と TIM(熱インターフェース材)の革新が要る。

これらをまとめて解いたのが、CoWoS-L だ。S 世代の「巨大な単一インターポーザ」をやめ、Local Silicon Interconnect(小さな silicon bridge を必要箇所に埋める)に切り替え、その上を有機基板で受ける構造で、レチクルの最大 6 倍規模のパッケージを物理的に組めるようにした。Rubin R100 と Rubin Ultra の前提技術であり、Apple や AMD も同じラインを使う。

ここまで来ると、技術名としての「CoWoS-L」と、容量問題としての「CoWoS-L 月産枠」が同義語になる。設計を CoWoS-L 前提に最適化したベンダーは、CoWoS-L 月産枠を取れなければ製品ロードマップが破綻する。

TSMC の hybrid bonding (SoIC) が 6μm に到達した意味

CoWoS-L が「面で広げる」技術なら、もうひとつの軸は「縦に積む」技術 — 3D 積層、つまり hybrid bonding(SoIC)だ。

hybrid bonding は銅と誘電体を直接接合する「バンプレス」接続で、micro-bump (μ-bump) の物理限界 (約 25〜40μm pitch) を超えて、サブミクロンの I/O 密度を実現する。TSMC は2026年初頭、量産で 6μm pitch に到達したと公表した。研究レベルでは数年前から見えていたが、HVM (High Volume Manufacturing) に降ろせたのは大きい。AMD V-Cache のような on-die SRAM 積層、HBM4 の論理ダイ統合、NVIDIA の COWOS+SoIC ハイブリッド設計、これらは全て 6μm pitch を量産で前提にして初めて成立する。

ただし SoIC 月産は CoWoS よりさらに細い。業界推計では2026年の TSMC SoIC 月産は 10,000〜15,000 枚/月レンジで、これは CoWoS の 1 割程度だ(TSMC 公式値ではなく、複数業界レポートが幅を持って示している)。NVIDIA の Rubin Ultra と Feynman 世代、Apple の M シリーズ次世代、AMD の MI400 系がここを取り合う。

つまり packaging のボトルネックは二重だ:

CoWoS-L (2.5D) が「巨大パッケージを組む枠」を絞り、
SoIC (3D) が「ダイを積む枠」を絞る。

両方を NVIDIA が大きく確保している。

Intel と Samsung の対抗カード — Foveros Direct と glass substrate

ここで「TSMC 一強で終わるのか」を見るために、対抗陣営を確認する。両者にとって2026年は「並走できることを見せる年」だ。

Intel Foveros Direct は、TSMC SoIC と同じく hybrid bonding を量産技術として狙う。Intel は2026年後半に 18A-PT(Power-Tweaked)プロセスと組み合わせ、sub-5μm pitch を発表する計画を持つ。これが本当に量産で動けば、TSMC 6μm を pitch で逆転することになる。さらに Intel は glass core substrate(ガラスコア基板)を持ち込み、有機基板の反り(warpage)や熱膨張率の不一致を構造から解こうとしている。AMD MI400 系のような大型パッケージで warpage は実害が出る話で、Intel はそこを実装で突こうとしている。

Samsung X-Cube も hybrid bonding を持つ。X-Cube + SF2(2nm)で 2026〜2027 年に NVIDIA 以外の顧客を狙うが、TSMC からのシェア奪取は限定的だ。Samsung の HBM 統合は HBM3E のクオリフィケーションで NVIDIA への提供が一度失敗しており、信頼回復のフェーズにある。

ただし Intel/Samsung の現実的な制約は、規模ではなく顧客だ。Foveros Direct と X-Cube が技術として動いても、NVIDIA がそれを採用しない限り、月産何万枚の世界には到達しない。Intel は自社の Panther Lake / Nova Lake のスマートクライアント側で Foveros を使うが、AI アクセラレータ側で外部顧客を取れていない。Samsung は Google や Tesla の一部 ASIC で X-Cube を使う可能性があるが、Broadcom と TSMC の関係を断ち切れるかは不透明だ。

結果として2026年は、TSMC が「ピッチ競争ではなく volume 競争」で勝ち、Intel/Samsung は「ピッチで先行しても volume が伴わない」という非対称な戦いになっている。

AMD と Broadcom の現実 — 「残り 40%」の中身

NVIDIA 60% の裏側を見ると、AMD と Broadcom はそれぞれ別の困難を抱えている。

AMD は MI355 と MI400 の両方に CoWoS-L を使う。Morgan Stanley の推計で年間 80,000〜105,000 枚、月産換算で 7,000〜9,000 枚程度だ。これでも MI シリーズの売上ガイダンスを満たす上限近くで、TSMC からこれ以上の容量を奪うのは難しい。AMD の選択肢は (1) 設計効率を上げて 1 wafer あたりの GPU 数を増やす、(2) Samsung X-Cube を一部使うことで TSMC 依存を分散する、(3) MI500 系で Intel Foveros Direct のセカンドソース化を狙う、のいずれかだ。どれも来年すぐには動かない。

Broadcom は別の構造で動いている。Broadcom 自身の製品ではなく、Google TPU(v7 = Ironwood、およびその次世代)、Meta MTIA 次世代、OpenAI のカスタム ASIC を TSMC の CoWoS で組むファウンドリ役だ。CoWoS の月産シェアで NVIDIA に次ぐ 2 位の規模だが、最終顧客が Google・Meta・OpenAI といった「自社で AI を回す巨大事業者」なので、外販に出ない計算リソースを大量に押さえている。NVIDIA は売る GPU を作り、Broadcom は売らない GPU を作る — どちらも CoWoS 枠を取り合う構造だ。

ここに新規プレイヤーとして Apple、MediaTek が現れる。Apple は M5/M6 系で CoWoS を一部使い始めたと報じられ、MediaTek は Google TPU v7 の co-design で名前が出ている。OpenAI は直接 TSMC と契約するのではなく、Broadcom 経由で自社チップを設計・発注する形を取っている(2026年に量産前段階)。**「CoWoS 1.15 million wafer 戦争(2026 年通年合計)」**という見出しは、これら全プレイヤーが TSMC の枠を奪い合う構図を一言で表している。

yield と CoPoS — 「次の不安」は何か

ここまで「枠を取れるか」を語ってきたが、技術側の不安要素も残る。

CoWoS-L の初期歩留まりは、CoWoS-S 比で苦戦したと業界レポートは報じる。silicon bridge を埋める工程、HBM の本数増加に伴う warpage、そして大型パッケージの thermal cycling での信頼性 — これらは TSMC が2026年に「ほぼ解決した」と言っている領域だが、「ほぼ」の中身は、特定の die size と HBM 数の組み合わせに限定された話だ。NVIDIA Rubin Ultra の 4 ダイ構成や AMD MI500 の 6+ HBM 構成では、yield が再び落ちる可能性は残っている。

そして TSMC は次世代として CoPoS(Chip-on-Panel-on-Substrate) を準備中だ。ウェハ (円形 300mm) ではなくパネル (矩形 600mm 級) を使うパッケージング方式で、面積効率が大幅に上がる。これは2027〜2028年の話だが、もし量産化されると CoWoS の「枠」概念自体が再定義される。今の「NVIDIA 60% lock」は CoWoS という前提技術の上の話で、CoPoS 時代に同じ占有率が維持されるかは別問題だ。

つまりこのボトルネック構造は、永久ではない。だが少なくとも2026〜2027年の AI 半導体は、この構造の中で出荷量と発売タイミングが決まる。

余談 — この話はコンシューマ GPU には降りてこない

最後に1点、このブログの本来の関心軸(8GB RTX 4060 で何ができるか)に接続して短く触れる。

事実として、CoWoS-L や SoIC を使った最新の AI 半導体は、コンシューマ GPU に降りてこない。RTX 4060 も RTX 5060 系も RX 7900 XTX も、CoWoS や SoIC は使わない単一ダイ + 通常有機パッケージで設計されており、ここで議論しているCoWoS 月産枠とは別ラインの製品だ。先端パッケージング枠を奪い合う戦争は、コンシューマ GPU の世界と構造的に独立している。データセンター GPU が H100 → B200 → Rubin と進化しても、性能向上の核がパッケージング由来である以上、コンシューマに量産で降りてくる経路がない。

逆に言えば、ローカル LLM の世界は、この戦争の外側で別の物理(GDDR の世代、量子化、MoE、KV 最適化)を相手にしている。8GB で何ができるかを掘るほうが、Rubin の動向を追うより実用的だ — というのが本記事の(やや皮肉な)コロラリーになる。

念のための反対側 — 強度の再較正

ここまで「fab に加えて packaging が新しいボトルネックになった」と書いてきた。最後にこの強度を再較正しておきたい。

事実関係として、(a) CoWoS 月産枠は NVIDIA がおよそ 60% を抑え、AMD/Broadcom が残りを奪い合う構造である、(b) TSMC の容量倍増ガイダンスがあってなお「足りない」と業界が言っている、(c) Rubin/MI400 系の出荷タイミングが packaging 枠で実際に左右されている、までは公開情報と業界推計から組み立てられる。

ただし「fab はもうボトルネックではない」と読まれると言い過ぎだ。3nm の supply はまだ逼迫しているし、2nm の歩留まり立ち上げも難航している。Apple、AMD、NVIDIA、Qualcomm が 3nm 枠を取り合っていて、その枠取りも別軸のボトルネックだ。本記事のトーンは、2024年以前の業界常識(「TSMC の 3nm 枠さえ取れば AI 半導体は作れる」)からの変化を強調することにあり、fab ボトルネックを否定するものではない。

そしてもうひとつ、永続性についても慎重でいたい。CoPoS や Intel Foveros Direct、Samsung X-Cube が量産で立ち上がれば、2027〜2028年には「TSMC CoWoS-L 一極依存」の図式自体が薄まる可能性がある。今の「packaging ボトルネック」は構造的な転換点であって、終着点ではない。

それでも、2026 年の AI 半導体産業のスナップショットを撮るなら、撮るべきは Morgan Stanley のあの円グラフだ。NVIDIA 約 60%、Broadcom 約 15%、AMD 8〜11%、残り 14〜17% — この比率がそれぞれの手元に何を生むかが、来年の AI で何が動くかの先行指標になる。