2nmの先は見えた。しかしチップは届かない

2026年、TSMCの2nmプロセスが量産に入る。EUVリソグラフィは成熟し、ゲート・オール・アラウンド（GAA）トランジスタも実用化された。トランジスタの微細化は「できるかどうか」の問題ではなくなった。

問題は別の場所に移っている。パッケージングだ。

トランジスタをいくら小さく作れても、ダイを切り出し、メモリと繋ぎ、基板に載せるパッケージング工程がボトルネックになっている。2023年には月産13,000枚だったTSMCのCoWoS（Chip on Wafer on Substrate）パッケージング容量は、2026年末に100,000〜130,000枚へと10倍に拡大される。それでもまだ売り切れている。

CoWoSとは何か——数字で見るパッケージング制約

CoWoSはTSMCが開発した2.5D/3Dパッケージング技術だ。シリコンインターポーザの上にロジックダイとHBM（High Bandwidth Memory）を並べ、TSV（Through-Silicon Via）で接続する。GPUとメモリを同一パッケージ内で超広帯域に繋ぐことで、データセンター向けAIチップの性能を引き出す。

容量の推移を見ると、制約の構造が浮かび上がる。

時期	CoWoS月産能力	前年比
2023年末	13,000枚	—
2024年末	30,000〜35,000枚	~2.5倍
2025年末	70,000〜80,000枚	~2.3倍
2026年末	100,000〜130,000枚	~1.6倍

（出典: NomadSemi, TrendForce, TSMC決算報告）

3年で10倍。半導体製造史上でも異例の設備投資速度だ。TSMCは南部科学園区（STSP）に新工場AP8（96,000 m²、従来のAP6の9倍）を建設し、2025年後半から稼働を開始した。

それでも足りない。NVIDIAがCoWoS-L（大型パッケージ）容量の70%以上を占有し、残りをBroadcom（Google、Meta、ByteDance向けカスタムASIC）が奪い合っている。HBM3E対応のAIチップを作るには、CoWoSなしには物理的に不可能だ。代替がない。

レティクル限界——ダイが大きすぎてパッケージに入らない

パッケージングがボトルネックになった最も直接的な理由は、ダイサイズがリソグラフィの物理限界に達したことだ。

半導体の露光装置には「レティクル限界」がある。1回の露光で転写できる最大面積は約858 mm²（33mm × 26mm）。NVIDIAのBlackwell GB100ダイはこのレティクル限界に張り付いている。つまり、1枚のダイとしてはこれ以上大きくできない。

しかしAIの要求は、レティクル限界を超えた演算能力を1つのチップに詰め込むことを要求する。NVIDIAの解答は、2枚のGB100ダイを10 TB/sのNV-HBI（NV-High Bandwidth Interface）で接続し、1つのパッケージとして機能させることだった。これがBlackwell B200だ。

この「2ダイ1パッケージ」構成には、CoWoS-L（Large）が必要になる。通常のCoWoS-S（Standard）ではインターポーザが小さすぎて、2枚のレティクル限界ダイとHBMスタックを物理的に載せられない。CoWoS-Lのインターポーザは複数のレティクルを繋ぎ合わせて2,500 mm²以上に拡張される。TSMCはさらに約3,300 mm²（約4レティクル相当）への拡大を計画しており、将来的には6レティクルサイズ（約5,100 mm²）も視野に入れている。

興味深いのはNVIDIAのB102だ。こちらは単一ダイ設計で、HBM 4スタック構成。CoWoS-Sで収まるため、Amkor、ASE SPIL、Samsungなど複数のパッケージングベンダーが対応できる。B200のCoWoS-L依存は「物理的に不可避」ではなく、性能を最大化するための設計選択でもある。

つまりパッケージング制約は、「ダイが大きすぎて入らない」という物理的限界と、「最大性能を求めると特定パッケージに依存する」という設計的制約の2層構造だ。

HBMも足りない——メモリがパッケージングの第2のボトルネック

CoWoSが仮に無限にあったとしても、載せるHBMがなければ意味がない。

SK HynixとMicronのHBM（HBM3、HBM3E）生産能力は、2025年・2026年ともに全量予約済みだ。TSMC、Intel、NVIDIAの各CEOが揃って「需要の伸びが生産能力の拡大を上回っている」と証言している。

この影響はデータセンターだけに留まらない。コンシューマGPUにも波及している。メモリメーカーがHBM生産に設備を振り向けた結果、GDDR7チップの供給が逼迫している。NVIDIAはRTX 50シリーズのGPU生産を最大40%カットする計画が報じられている（PC Gamer, 2026）。RTX 5070 TiやRTX 5060 Ti（16GB）が最も影響を受ける。メモリメーカーの営業利益率は50%超の記録的水準にある。利益率が高い製品に生産が集中するのは当然だ。

8GBのGPUが8GBである理由は、DRAMの技術的限界ではない。8Gbit（1GB）のGDDR6チップを8枚載せれば8GB。16枚載せれば16GB。しかし16枚のメモリチップを載せるには基板面積が必要で、配線が複雑になり、消費電力が増え、コストが上がる。一方HBMはTSVで垂直に積層することで帯域と容量を両立するが、生産能力がAIチップに優先配分されている。コンシューマGPUは「余った分」で回す構造になっている。

チップレットの数学——歩留まりが解く方程式

パッケージングがボトルネックであることを示したが、脱出路は存在する。チップレット（Chiplet）だ。

チップレットとは、1つの大きなダイを機能ブロックごとに分割し、小さなダイとして個別に製造した上で、パッケージ内で再結合する設計手法だ。AMDのZen 4以降のEPYCプロセッサがこの手法の代表例で、演算コア（CCD）とI/O（IOD）を別ダイとして製造している。

チップレットの最大の利点は歩留まり（yield）の数学にある。

モノリシック 800mm²ダイ:
  5nmプロセス → 歩留まり ~60%
  ウェーハ1枚あたりの良品数: 限定的

チップレット 4×200mm²ダイ:
  各ダイの歩留まり ~85%
  パッケージ歩留まり = 0.85^4 ≈ 52%（最悪ケース）
  しかし不良ダイは個別に差し替え可能
  実効歩留まり → モノリシック比 30%コスト削減

AMD CEOのLisa Suは、4チップレット設計がモノリシック比59%のコストで同等以上の性能を達成できると示している。ダイサイズが大きくなるほど歩留まりは指数関数的に悪化するため、7nm以下の先端プロセスではチップレットの経済性が逆転する。

ただしチップレットには隠れたコストがある。CoWoS、EMIB、Foverosといった先進パッケージング技術は、従来パッケージングに対して15〜25%のコスト増を伴う。この上乗せ分は年率8〜10%で低下しているが、パッケージングコスト自体がチップレットの経済性を食う構造は変わらない。

チップレットは歩留まりの壁を超える。しかし、チップレットを繋ぐパッケージングが新たなボトルネックになるという再帰的構造が生まれている。

UCIe 3.0——チップレットの「USB」が来た

チップレットが普及するために足りなかったのは、標準インターフェースだ。各社が独自のダイ間接続を持ち、IntelのチップレットとAMDのチップレットを混ぜることはできなかった。

UCIe（Universal Chiplet Interconnect Express）はこの問題を解くために2022年に設立されたコンソーシアムだ。Intel、AMD、TSMC、Samsung、Arm、Qualcommなど150社以上が参加している。

2025年8月にリリースされたUCIe 3.0仕様の主要スペック:

項目	UCIe 2.0	UCIe 3.0
データレート	32 GT/s	48 / 64 GT/s
対応形態	2D (UCIe-S) + 2.5D (UCIe-A)	同左
サイドバンド到達距離	限定	100mm
電力管理	L1 idle	L2 idle + 動的再キャリブレーション
後方互換性	—	全バージョン完全互換

64 GT/sはUCIe 2.0の2倍だ。サイドバンド到達距離が100mmに拡張されたことで、より大きなパッケージ上での複雑なチップレット配置が可能になった。L2アイドルステートと動的TX再キャリブレーションにより、データ転送がないときの電力消費を大幅に抑えられる。

UCIeはチップレットの「USB」になる可能性を持っている。異なるベンダーのダイを同一パッケージ内で接続できれば、最先端プロセスで作る演算コアと成熟プロセスで作るI/Oダイを組み合わせるような設計の自由度が生まれる。

しかし「規格がある」ことと「実際に異なるベンダーのチップレットが問題なく動く」ことの間には、USBの歴史が教えるように、長い道のりがある。Cameron Creekと呼ばれるインターオペラビリティデモは行われたが、まだ少数のベンダー間での実証段階だ。マルチベンダーチップレットが量産品に搭載されるには、2027年以降を待つ必要があるだろう。

熱密度——チップレットが作る新しい壁

チップレットで歩留まりを解決し、UCIeで接続性を確保しても、もう1つの壁が残る。熱だ。

2.5D集積（シリコンインターポーザ上に複数ダイを並べる）は、モノリシックダイよりも熱設計が難しい。複数の発熱源が近接することでホットスポットが生まれ、ダイとインターポーザの熱膨張係数（CTE）の不整合がパッケージの長期信頼性を損なう。

3D集積（ダイを垂直に積む）ではさらに深刻だ。上層ダイの熱がヒートシンクまでの経路で下層ダイを通過するため、下層の温度が上がり、上層の放熱が困難になる。HBMが4段、8段と積層される現在、この熱の「縦の壁」はますます高くなっている。

最近の研究（STAMP-2.5D, arXiv:2504.21140）は、2.5Dチップレット配置の物理設計において、配線長の最小化（性能最適化）とチップレット間の距離確保（熱最適化）がトレードオフの関係にあることを示している。チップレットを近づければ配線遅延は減るが、熱密度が上がる。離せば温度は下がるが、帯域が犠牲になる。

現在の冷却技術でこのトレードオフを解くために、液体金属TIM（Thermal Interface Material）、グラフェンベースの放熱材料、マイクロチャネル液冷などが研究されている。しかし、コンシューマ向け空冷製品にこれらの技術が降りてくるのは先の話だ。

パッケージングの制約は個人に何を意味するか

8GBのGPUを使う個人にとって、パッケージングのボトルネックは遠い話に聞こえるかもしれない。しかし、影響は既に届いている。

なぜ8GBが8GBなのか。 コンシューマGPUのVRAM容量は、DRAMチップの容量だけでは決まらない。パッケージ上のメモリチップ数、基板の層数、配線の複雑さ、そして何よりコストが関係する。メモリメーカーがHBM生産に設備を集中させる構造は、GDDR供給を細らせ、コンシューマGPUの価格を押し上げている。RTX 5060 TiやRTX 5070 Tiの価格と入手性が不安定なのは、このサプライチェーン構造の直接的な反映だ。

パッケージングの将来がローカルLLMに与える影響。 チップレット技術が成熟し、UCIeが実用化されれば、GPUの設計に新しい自由度が生まれる可能性がある。演算ダイとメモリダイを独立に選択・組み合わせるモジュラー設計は、VRAMのアップグレードパスを開くかもしれない。AMDはRDNA 3でGPU初のチップレット設計（演算のGCDとキャッシュのMCDを分離）を採用したが、RDNA 4ではモノリシックに回帰した。チップレットGPUの経済性はまだ成熟途上だという証左でもある。

ただし、これは2027年以降の話だ。2026年の現実は、パッケージングの制約がそのままGPUの性能と価格を決めている。チップを作る技術は十分にある。チップを繋ぐ技術が追いついていない。トランジスタの微細化から始まった半導体の進化は、パッケージングという「後工程」に主戦場を移した。

参考

"TSMC's CoWoS capacity" (NomadSemi, 2025)
"TSMC's CoWoS-L/S Reportedly Fully Booked, OSAT Partners Step Up" (TrendForce, 2025/12)
"Advanced Packaging Becomes AI's Bottleneck as Nvidia Locks TSMC Capacity" (The Meridiem, 2026/4)
"Inside the AI Bottleneck: CoWoS, HBM, and 2–3nm Capacity Constraints Through 2027" (FusionWW, 2026)
"UCIe 3.0 Specification: Redefining Chiplet Interconnects" (UCIe Consortium, 2025/8)
"UCIe 3.0 Spec Released with Big Speed Up for Chiplets" (ServeTheHome, 2025)
"STAMP-2.5D: Structural and Thermal Aware Methodology for Placement in 2.5D Integration" (arXiv:2504.21140)
"Chiplet Actuary: A Quantitative Cost Model and Multi-Chiplet Architecture Exploration" (arXiv:2203.12268)
"Blackwell Architecture Deep Dive" (AMInext Blog)
"NVIDIA Blackwell B200 High Performance Interconnect and Packaging Analysis" (TechInsights)
"Nvidia is reportedly looking to cut gaming GPU production by up to 40% in 2026 due to VRAM supply issues" (PC Gamer, 2026)