「hybrid bonding がついに μ-bump を置き換える」「3D 積層は Foveros と SoIC でゲーム終了」。

2025年〜2026年にかけて、業界記事や技術解説でこういう論調が増えた。確かに hybrid bonding は新しい段階に入っている。Intel の 18A-PT が 5μm を切るピッチで Foveros Direct 3D を量産フェーズに乗せ、TSMC SoIC は 6μm pitch で複数の主要客先 (AMD MI300/MI400, Apple, Fujitsu Monaka など) のカスタム実装に向かい、SK hynix は HBM4 の hybrid bonding 化に向けた validation を 2026年に進めている。

数字だけを並べると「μ-bumpはもう終わり」と読める。ところが、実際の量産現場で起きているのは「μ-bump が依然として主流で、hybrid bonding はハイエンド限定で広がっている」という地味な現実だ。

この記事では、2026年の hybrid bonding のピッチ競争 (TSMC vs Intel) を整理した上で、μ-bump を本当に殺すために越えなければいけない3つの壁 — コスト/歩留まり、ワーペッジ/熱、エコシステム — を物理と量産工学の両面から読み解く。

2026年のピッチ競争: 6μm と 5μm の現実

まず、ピッチ数値の現状を整理する。Tom's Hardware と AnandTech の報告、Intel の Tech Brief を突き合わせると、2026年5月時点の状況はおおむねこうなる。

メーカー	技術	現在 (2026 production)	次世代計画
TSMC	SoIC-X (hybrid bonding)	6μm pitch (AMD MI300 世代は 9μm)	2027 で 3μm (top die A16 + bottom die N2)
Intel	Foveros Direct 3D	5μm 以下 (18A-PT)	Gen 1 = 9μm、Gen 2 = 3μm
Imec (research)	wafer-on-wafer	<1μm pitch (実験室レベル、400nm 級まで実証あり)	量産時期未定

数字としては Intel が一歩先行しているが、TSMC は AI 高性能向けの SoIC-X として複数の主要客先で採用が拡大中で、量産規模では先行する見通しが大きい。Intel 側は vertical 3D stacking を 18A-PT で本格化させるシナリオを描いている (AMD Ryzen X3D が TSMC SoIC ベースの hybrid bonding で先行採用しており、Intel は別系列の Foveros Direct で同じ方向に追いつこうとしている、と理解すると整理しやすい)。

つまり「hybrid bonding は今、量産の入口に立っている」。これは事実だ。

ところが、これだけ揃っても μ-bump は消えない。理由は3つある。

壁1: コストと歩留まり — CMP drift と KGD ボトルネック

最初の壁は経済性だ。hybrid bonding は工程数が多く、装置投資も大きく、しかも歩留まりが厳しい。

CMP drift の問題

hybrid bonding は Cu (銅) パッドと SiO₂ (誘電体) を同一面で平坦化する 工程に依存する。CMP (Chemical-Mechanical Planarization) で nano-topography を制御し、誘電体側がわずかに低く、Cu パッドが盛り上がる「dishing」を意図的に作って、annealing 後に Cu が伸びてつながるようにしている。

ただ、この CMP の nano-topography が時間とともにドリフトする。SemiEngineering の解説によれば、CMP drift で「dielectric が高すぎれば Cu が繋がらず、Cu が高すぎれば void ができる」、両方とも歩留まり直撃のモードだ。post-CMP のメトロロジーと rework がないと、小さな変動が大きな歩留まり損失にカスケードする。

Queue time とモイスチャー吸着

CMP と wafer bonding の間が数時間以上空くと、誘電体が水分を吸って bond 界面が弱くなり、Cu パッドが腐食する。die-to-wafer bonding では、ダイサイズが小さい構成だと1ウェハあたり数千 die を貼ることになり、装置のスループット (BESI Kinex 級で 1,000-2,000 die/h と公表されている) と queue time 管理の両立が必要になる。

KGD (Known Good Die) のテスト難度

積み上げる前に「不良ダイを混ぜない」必要がある (KGD)。top die が下層に貼られた後で不良が見つかると、下層の良品も全部廃棄になるため、コストが指数的に増える。pre-bond inspection の精度が量産歩留まりを決める。

これらは μ-bump の世界には存在しなかった工程上の負荷で、特に大きな AI チップだと「1枚廃棄 = 数百万円」という規模になる。結果として、hybrid bonding の単位コストは μ-bump の数倍から、ハイエンド限定でしか成立しない。

壁2: ワーペッジと熱 — CTE ミスマッチが大きいダイで効く

2つめの壁は機械と熱の物理だ。hybrid bonding は界面が薄く、熱と機械応力に弱い。

CTE ミスマッチでの bond 界面崩壊

Cu と周囲の誘電体は CTE (Coefficient of Thermal Expansion) が違う。Cu は 17 ppm/K 程度、SiO₂ は 0.5 ppm/K 程度。bonding 後に温度が上下するたびに Cu が誘電体より速く伸び縮みするため、界面に応力が集中する。

ASME のレビューや IMAPS 3D InCites の論文では、この CTE ミスマッチが ウェハ全体の warpage や Cu と誘電体の delamination を起こすケースが繰り返し報告されている。ダイサイズが大きいほど warpage は2乗以上で効くので、レチクル限界級のチップでは特に厳しい。

熱抵抗が積層方向に増える

3D stacking 全般の問題だが、hybrid bonding でも 下層チップから出る熱が上層チップを温め、ホットスポットが伝播する。これは I/O ピッチの細かさで決まる話ではない。TIM (Thermal Interface Material) なしの直接 Cu-Cu 接続は熱抵抗を下げるが、その分、上下のダイが熱的に強く結合しすぎて、片方が熱暴走するともう片方も巻き込まれる。

設計側で 層ごとの power density に上限を入れる、vapor chamber や TIM2 で外側放熱を補強する といった対策が必要になる。これも μ-bump 世界よりは制約が増える。

大型ダイで歩留まりがさらに落ちる

warpage と CTE ミスマッチを抑えるためには bonding 中の温度プロファイルを精密に制御する必要があり、ダイが大きくなるほど温度勾配が出やすくなる。AI チップ (特に NVIDIA Blackwell B200 級の reticle 限界品) で hybrid bonding を使うときは、この壁が現実の歩留まり数字に効く。

壁3: エコシステム — PDK と EDA flow の不在

3つめの壁は、半導体産業の集合的な問題だ。hybrid bonding 用の標準 PDK と EDA flow がまだ整っていない。

EE Times の取材や In Practise の Besi インタビューでは、半導体業界の本音として「コストや装置成熟度よりも、デザイン・エコシステムの整備が hybrid bonding 普及の最大ボトルネック」という指摘が繰り返し出ている。

何が足りないのか

標準化された PDK (Process Design Kit) がない、もしくは fab 別にカスタムが必要
EDA ツールチェインで hybrid bonded チップ全体の placement / routing / signal integrity / thermal を扱う標準フローがない
fabless の典型的な設計者が hybrid bonding 専用の設計知識を要する状態だと、設計受託件数が増えない
テストフロー (KGD 含む) が ATE (Automated Test Equipment) ベンダーごとに違う

結果として誰が使っているか

TSMC SoIC: AMD MI300 系 (9μm 世代)、Apple、Fujitsu Monaka (採用が示唆されている、確報待ち) などの選ばれた客先でカスタム実装
Intel Foveros Direct: Lakefield / Meteor Lake / Lunar Lake 系で先行採用 → 18A-PT で Clearwater Forest 級 Xeon (1H 2026 想定)、本格的な vertical stack の量産化フェーズへ
SK hynix HBM4: 12-High は当面 MR-MUF 主流、hybrid bonding は 16-High 以降で本命視されている (validation は 12-High で 2026年に進行中、量産時期は 2026下半期-2027 に流動)

つまり今のところ「ハイパースケーラーと最上位設計だけが回せる技術」になっている。中堅fabless が「来期から hybrid bonding 採用」とは言いにくい。

これが解けるには、少なくとも 2027-2030 にかけて PDK と EDA を業界横断で整備する必要があり、これは技術問題というより産業の組織問題だ。

それでも μ-bump は消える方向に動いている

3つの壁を強調したが、長期トレンドとして μ-bump が hybrid bonding に置き換わる方向は揺らがない。理由は単純で、AI チップが要求する per-mm² の I/O 帯域が μ-bump の上限を超えるからだ。

μ-bump の典型ピッチ 30-40μm → 単位面積あたり 理論密度 ~1,000 接続/mm² (square pitch 仮定)
TSMC SoIC 6μm → 同 ~28,000 接続/mm² (約28倍)
Intel Foveros Direct 5μm → 同 ~40,000 接続/mm² (約40倍)
3μm 世代 (2027 以降) → 同 ~110,000 接続/mm² (約110倍)

(これは理論最大値で、実機では KOZ や redistribution layer の影響で半分以下になることが多い)

HBM4 とロジックダイをつなぐ要件、Chiplet 同士の coherent interconnect の要件、AI accelerator の SRAM-on-logic 構成。どれも μ-bump の密度では物理的に成立しない設計を含む。だから 2026 年でも hybrid bonding は止まらず、ピッチが下がり続ける。

ただし、その移行は緩やかだ。3つの壁が同時にすべて解けることはなく、コスト/歩留まり/エコシステムが順に整備されていく過程で、5-10年かけて μ-bump からシフトしていく。「2026年で μ-bump 終了」と書く記事を真に受けると、量産現場の温度感とずれる。

個人スケールで見るとどう関係するか

ここまではハイエンドの話だが、8GB VRAM で local LLM を回す立場にも具体的な接点が1つある。

ハイエンド AI accelerator の単価が下がると、中古市場の H100 / A100 / 3090 などに価格圧力がかかる。HBM4 が hybrid bonding で歩留まりを上げ、ハイパースケーラーが新世代を入れた段階で、旧世代がリセールに流れる。個人で AI 推論用 GPU を更新するタイミングは、この供給リズムに引っ張られる。

逆に言えば、上の3つの壁が剥がれない限り、ハイエンドの単価が劇的に下がることもなく、中古価格も急変しない。hybrid bonding のピッチ競争は、5-10年スパンで個人の購買判断にも遅れて効いてくる。今のうちに「3つの壁」を理解しておくと、次の更新タイミングで「いつ買うか」の根拠が物理と量産工学のレイヤーで持てる。

まとめ

2026年5月時点で、hybrid bonding は TSMC SoIC 6μm、Intel Foveros Direct 5μm 以下 の量産段階に入った。SK hynix の 12-High HBM4 も hybrid bonding で歩留まりを上げ始めている。それでも μ-bump はまだ消えない。3つの壁が残っているからだ。

壁	内容	解ける時期 (推定)
コスト/歩留まり	CMP drift、KGD、queue time、装置投資	2027-2028 (装置成熟と量産規模で)
ワーペッジ/熱	CTE ミスマッチ、warpage、3D ホットスポット	2028-2030 (材料と熱設計で)
エコシステム	PDK、EDA、テストフロー、設計人材	2029-2032 (産業横断で)

「hybrid bonding が μ-bump を殺す」のは正しい方向だが、2026年時点ではまだ過半数の AI チップが μ-bump で組まれている。ピッチ競争を理解するときは、ピッチ数値そのものよりも、上の3つの壁がどこまで剥がれているかを見るほうが実態に近い。

私は、半導体パッケージングの世代交代は 物理ではなく産業組織のスピードで決まる現象だと思っている。3つめの壁、エコシステムの整備が一番遅い。だから「今年から μ-bump が終わる」というキャッチコピーは、技術ロマンとしては正しいが、量産工学としては数年早い。

2027年以降のピッチ 3μm 世代でこの3つの壁がどこまで剥がれるか、引き続き観察していきたい。