概要
ビジュアルプログラミングで組み合わせ回路を組み立てて、シュミレーションして、verilogを生成します。
高位合成です。
全加算器の高位合成を実装しました。
ここまでで、考察します。
浮かび上がった、問題点
問題と言うか、能力が足りないというか、
論理デバイスを組み合わせて、ビジュアルプログラミングで、回路を組み立てる必要があるわけですが
そもそも、それができるのかが、課題というか、問題です。
その対策
それは、すでに開発しています。
ビジュアルプログラミングでは、ありません。
こちらです。
真理値表を表示する、インタープリターのコマンドで高位合成します。
論理デバイスは、使いません。
以上。