windowsでiverilog その179

概要　

windowsでiverilogやってみた。
verilog見つけたので、テストベンチ、書いてみた。

参考にしたページ

サンプルコード

module test;
	reg clk;
	reg rst_n;
	wire led1,
		led2,
		led3;;
	blink u(.clk_in(clk), .n_rst(rst_n), .led1(led1), .led2(led2), .led3(led3));
	initial
	begin
		clk <= 0;
		rst_n <= 1;
	#2
		rst_n <= 0;
	#2
		rst_n <= 1;
	#10000
		$finish;
	end
	always
	#1
		clk <= ~clk;
	initial
	begin
		$dumpfile("test.vcd");
		$dumpvars(0, u);
	end
endmodule

実行結果

以上。