Zynq環境でCPUと連携する回路を作成する(シミュレーション編)

はじめに

FPGAの授業の補助資料として
授業中には隠蔽して説明していたCPUとFPGA上の回路間で連携する仕組みと実装方法を説明します。

この記事では前回作成したAXI-LiteのIPに対してAXI-検証IP(AXI Verification IP 以下検証IP)を用いたシミュレーションを行い、回路が期待どおり動くかどうかを確認します。

CPUプログラムの作成と実機での動作確認は次回の記事で説明します。

環境

Vivado 2018.3 HL Web Pack Edition

検証IPについて

最近のVivadoにはAXI関係のシミュレーション用に検証IPが用意されており、Taskの呼び出しを行うだけでAXI書き込みを行ったり、AXI読み込みを行い結果を返してくれます。

検証IPはテストベンチ側用のagent(AXI信号のトランザクション処理を行うもの)とIPで構成されており、IPとagentは仮想インターフェイスで接続し利用します。

公式資料をもとに図にすると以下のイメージです。

テストベンチのコードからagentの関数を呼び出すと、agent側でAXIの制御を行い、仮想インターフェイス経由で回路側の検証IPを駆動させ、検証したいIPにAXI信号が届くという仕組みです。

仮想インターフェイスを繋ぐ部分はテスト環境の階層構造をもとに指定する必要があり、この点が面倒ですが、AXIのステートマシンなどをテストベンチで書く必要がなく楽にテストができます。

System Verilogの機能

インターフェイス

複数の信号(regやwire)をまとめたもの。バス線などをインターフェイスとして定義しておけば、モジュール間で接続する際にインターフェイスだけ繋げば良くなり、記述量が削減される。

仮想インターフェイス

動的にインターフェイスを切り替える。イメージとしては回路内にあるインターフェイスに無理やり繋ぎ変えて動かすという感じでしょうか？

検証IPを用いたシミュレーションの準備

検証IPを用いたシミュレーションを行うにはVivadoのブロック図で検証IPと自作IPを接続してシミュレーションを行います。
ここでは検証IPを用いたテストベンチを記述するための下準備方法を説明します。

シミュレーション用プロジェクトの作成

シミュレーション用にVivadoのプロジェクトを作成します。ここでは「PSPL」という名前でプロジェクトを作成したものとします。

VivadoのプロジェクトにIPのパスを登録する

自作したIPはパスを通さないと利用できないため、IPのパスを次の手順で登録します。

「Flow Navigator」内の「Project Navigator」から「Setting」をクリックして開きます。

左側「Project Settings」から「IP」内の「Repository」をクリックし、右側「IP Repositories」の追加ボタン（＋）をクリックします。

IPが保存されているフォルダーを選択し、「Select」を押します。

成功するとIPの数が表示されますので「OK」を押します。

Settingダイアログは「OK」を押して閉じてください。

検証用ブロック図を作成する

ここではシミュレーション用に検証IPと作成したIPを接続したブロック図を作成します。

「Flow Navigator」内の「IP Integrator」から、「Create Block Design」を選択し、ブロック図を作ります。

Create Block Designダイアログが表示されるので、「Specify source set」はシミュレーション用のもの(例えばデフォルトで作成されているsim_1)に変更し「OK」を押します。
（「Design name」はお好みで変更してください。）

暫く待つとまっさらなブロック図が表示されると思います。
ブロック図の何処かで右クリックをし「Add IP」を選択してください。
（もしくは、＋ボタン）

IPの検索画面が表示されるので作成したIPを探し出し、ダブルクリックをして追加します。

また、検証IPも同様に追加してください。

ここまで作業するとブロック図は図のようになると思います

次に検証IPをMasterモードにします。（テスト先のIPがSlaveなので）
検証IPを右クリックし、「Customize Block」をクリックします。

「Interface Mode」を「Master」に、「Protocol」を「AXI4LITE」に変更し「OK」を押して閉じます。

最後にIP間の接続を行います。
検証IPのM_AXIと作成したIPのS_AXIを接続します。

M_AXIの横に表示されているポートをクリックしながら線を引くとマウスカーソルが鉛筆マークになり、
配線を行うことができます。
この状態でS_AXIに接続しマウスのボタンを離すと配線完了です。

最後にクロックとリセットを外に出力します。
検証IPのaclkとaresetnの横のポートを右クリックし、「Make External」をクリックします。

最後に作成したIPのクロックとリセットを検証IPのクロック、リセットに接続すれば完成です。

最後まで操作するとブロック図は図のようになると思います。

アドレスの割当とHDLラッパーの作成

先ほど作成したブロック図を検証(Validate Design)をすると警告が出ると思います。

前回のAXIの説明でも記述したとおり、IPごとにどのアドレス範囲を用いるかの割当を行わないと
一意にアクセスできないため、アドレスの割当をしろと警告が出ます。

「Address Editor」タブを開き「Auto Assign Address」ボタンを押してください。
自動でアドレスが割り当てられます。

今回は作成したIP用に0x44A00000~0x44A0FFFFの範囲が割り当てられました。

続けて、ブロック図をVerilogから扱えるようにHDLラッパーを作成します。
ソースタブを開き、「Simulation Sources」以下のブロック図を保存したフォルダー以下のブロック図(今回の例だとsim_all)を右クリックし、「Create HDL Wrapper」を押してください。

ダイアログが表示されるのでデフォルトのまま「OK」を押してください。

これでテストベンチからブロック図内のIPを利用することができます。

検証IPのパスの確認

検証IPの仮想インターフェイスを接続する際に階層構造を把握しておく必要があるため、ここで確認を行います。

「Sources」内の「Hierarchy」タブを開き、sim_wrapper以下の階層を開きます。

ここで確認するものは
* ブロック図のインスタンス名
* 検証IPのモジュール名
* 検証IPのインスタンス名
です。

これでテストベンチを記述するための下準備ができました。

テストベンチの作成と記述

ここでは検証IPを用いたテストベンチの記述方法を説明します。
検証IPはSystemVerilog向けに作成されているため、ここではSystem Verilogでテストベンチを記述します。

テストベンチの追加

テストベンチをVivadoのプロジェクトに追加します。
「Flow Navigator」の「Project Manager」内「Add Sources」を選択します。

「Add or create simulation sources」を選択し「Next」を押してください。

「Specify simulation set」がテスト用ブロック図を追加した先と同じであることを確認し、
「Create File」をクリックしてください。

「File type」を「System Verilog」にして（「File name」はお好みで）「OK」を押してください。

最後に「Finish」を押して追加完了です。

入出力ポートの定義画面が表示されますが、テストベンチなので何も入力せずに閉じてください。

「Sources」内の「Hierarchy」タブを開くと追加したテストベンチが含まれていると思うのでダブルクリックして開けば編集できます。

テストベンチ例

以下にサンプルのテストベンチを示します。

検証IPと接続する周りは上で調べたモジュール名やインスタンス名を用います。

`timescale 1ns / 1ps
import axi_検証IP_pkg::*;
// <検証IPのモジュール名>_pkg
import sim_all_axi_vip_0_0_pkg::*;

module tb_main();
// リセット・クロック生成
reg rst, clk;
parameter int RST_WAIT = 77;
parameter int CLK_WAIT = 10;
task clk_gen();
  clk = 0;
  forever #(CLK_WAIT/2) clk = ~clk;
endtask
task rst_gen();
  rst = 1;
  #(RST_WAIT);
  rst = 0;
endtask

// ブロック図と接続
// ここではラッパーのインスタンス名としてsim_all_instとする
sim_all_wrapper2 sim_all_inst(
  .aclk_0(clk),
  .aresetn_0(~rst)
);

// AXI 検証IPと接続
// <検証IPのモジュール名>_mst_t
sim_all_axi_vip_0_0_mst_t agent;
task init_agent();
  // 仮想インターフェースと接続
  // <ラッパーのインスタンス名>.<ブロック図のインスタンス名>.<検証IPのインスタンス名>.inst.IF
  agent = new("master vip agent", sim_all_inst.sim_all_i.axi_vip_0.inst.IF);
  agent.start_master();
endtask

// AXI Lite読み書きTask
task wr_reg(
  input [7:0] addr,
  input [31:0] data
  );
  xil_axi_resp_t  resp;
  agent.AXI4LITE_WRITE_BURST(addr, 0, data,resp);
endtask
task rd_reg(
  input [7:0] addr,
  output [31:0] data);
  xil_axi_resp_t  resp;
  agent.AXI4LITE_READ_BURST(addr, 0, data,resp);
endtask
reg [31:0] data;
integer test_num;
// テストベンチ本体
initial begin
  // 並行して処理を行う(クロック生成と検証IPのagentの接続)
  fork
    clk_gen();
    init_agent();
  join_none
  rst_gen();
  // 波形を見たときにどのテストのときかわかりやすいようにtest_numを更新する
  // とりあえず初期値を確認
  test_num = 1;
  rd_reg(8'h00, data);
  rd_reg(8'h04, data);
  rd_reg(8'h08, data);
  // シード値セット
  test_num = 2;
  wr_reg(8'h04, 32'd2463534242);
  // 初期データを確認(シード値から計算された乱数のはず
  test_num = 3;
  rd_reg(8'h04, data);
  rd_reg(8'h08, data);
  // 乱数生成有効
  test_num = 4;
  wr_reg(8'h00, 32'd1);
  // 乱数取得
  test_num = 5;
  rd_reg(8'h08, data);
  rd_reg(8'h08, data);
  rd_reg(8'h08, data);
  // 終了待ち
  #(CLK_WAIT * 10);
  $finish();
end
endmodule

シミュレーションを行う

シミュレーションを行うには「Flow Navigator」から「Simulation」内の「Run Simulation」をクリックし「Run Behavioural Simulation」をクリックします。

適当に信号を追加して確認すると以下のようになります。
（ここではAXIの発行タイミングと結果(data)がわかりやすいようにAXIのwvalid, rvalidを追加しています）

Vivadoシミュレーターの詳しい使い方はこちらを参考にしてください。

シードとして2463534242を指定しました。
Excelで1回計算した乱数値は723471715となり、360ns付近で出てきているdataの値が初回の乱数値を読み出した結果で一致しています。
以降、500ns付近から3回読み出している乱数値もExcelで4回、8回、12回計算した乱数値と一致しており、問題なさそうです。

実際にテストベンチを作る場合は値の自動比較などを行うと良いかもしれないです。

次回予告

次回はCPUプログラムの作成と実機での動作確認を行います。

サンプルコード

準備中です。最終記事公開後にリポジトリを作成します。

参考文献

AXI 検証IPのドキュメント