L1/L2キャッシュの仕組みと「ヒット率」がパフォーマンスに与える影響

組み込み開発や低レイヤーの最適化において、避けては通れないのがキャッシュメモリの理解です。本記事では、L1/L2キャッシュの構造的な違いと、パフォーマンス指標となる「ヒット率」の計算方法について解説します。

キャッシュメモリの階層構造

CPUの演算速度に対して、メインメモリ（DRAM）のアクセス速度は非常に低速です。この速度差（いわゆる「メモリの壁」）を埋めるために、CPUとメモリの間に高速なSRAMを用いたキャッシュが配置されます。

キャッシュの効率を評価する指標が ヒット率（Hit Rate） です。CPUが必要とするデータがキャッシュ内に存在する割合を指します。

ヒット率は以下の式で求められます。

$$\text{ヒット率} = \frac{\text{キャッシュヒット回数}}{\text{全アクセス回数（ヒット回数 + ミス回数）}}$$

逆に、データが見つからなかった割合を ミス率（Miss Rate） と呼び、1 - ヒット率 で算出されます。

エンジニアとして注目すべきは、ヒット率の僅かな変動が 実効アクセス時間（EAT: Effective Access Time） にどれほど影響するかという点です。

$$\text{EAT} = (10 \times 0.9) + (100 \times 0.1) = 9 + 10 = 19\text{ns}$$

$$\text{EAT} = (10 \times 0.7) + (100 \times 0.3) = 7 + 30 = 37\text{ns}$$

考察:
ヒット率が $20%$ 低下するだけで、平均アクセス時間は約 2倍にまで悪化します。高性能なSoCやCortex-Aシリーズ等でキャッシュの最適化（データの局所性を意識したコーディング）が求められるのは、この数値からも明らかです。

組み込み現場では、キャッシュの有無や設定によって割り込み応答速度やリアルタイム性が変わるため、常にこの階層構造を意識した設計が重要になります。