#同期FIFOと非同期FIFO
やっつけ仕事ですみませんが、FPGAの部屋のブログ記事の中から”同期FIFOと非同期FIFO”の記事を紹介します。
この記事は、Spartan3A Starter KitのDDR2 SDRAMコントローラを作っている時に、DDR SDRAMのCASをWriteクロックとして使用する非同期FIFOを使いたいという要求が発端でした。XilinxのCoregenで生成できる非同期FIFOは非同期リセットが出来なかったので、自分でHDLで作ることにしました。その時に構造を考えていまして、ブロック図の覚書として書いたのがこのブログ記事です。
http://marsee101.blog19.fc2.com/blog-entry-1085.html
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