目次

AXIバスのパイプライン回路の設計ガイド～ルール２.デルタ遅延問題の回避

1. デルタ遅延とは

このドキュメントはAIに読み込ませてコードを自動生成することを目標としています。

デルタ遅延（Delta Delay）で発生する問題の解析は人もAIも苦手とするところです。デルタ遅延は、Verilog/SystemVerilogシミュレーションにおいて、同じシミュレーション時間内で複数の信号変化が発生する際の同一時刻での代入順序が不定になる問題です。複数のinitial文で'='によるブロッキング代入を行った場合、シミュレータがどちらのinitial文から実行するかは事前に特定できません。この問題は、テストベンチの設計において予期しない動作を引き起こす原因となり、シミュレーションの再現性を損なう可能性があります。そのため、最初からルールで問題が発生しないようにしておく必要があります。

2. デルタ遅延問題の一般的な例

2.1 例1: 複数のinitial文での信号競合

問題の状況: テストベンチにおいて、複数のinitial文で同じクロックエッジに同期して信号を変化させる場合、同一時刻での代入順序が不定になります。

具体的な問題: データ信号と有効信号を同時に変化させる際、チェック回路がどちらの信号の値を正しく読み取るかがシミュレータによって異なる可能性があります。例えば、データ信号が先に代入されて有効信号が後から代入される場合と、その逆の場合で、チェック結果が変わってしまうことがあります。

問題のあるコード例:

module delta_delay_example1;
    reg [7:0] data;
    reg valid;
    reg [7:0] check_data;
    reg check_valid;
    
    // 問題のあるコード: 複数のinitial文で同じタイミングに信号を変化
    initial begin
        data = 8'hAA;
        valid = 1'b1;
    end
    
    initial begin
        check_data = data;    // どちらの値が代入されるか不定
        check_valid = valid;  // どちらの値が代入されるか不定
    end
    
    // シミュレーション結果の確認
    initial begin
        #1;
        $display("Time %0t: data=%h, valid=%b", $time, data, valid);
        $display("Time %0t: check_data=%h, check_valid=%b", $time, check_data, check_valid);
    end
endmodule

回避策: 信号の変化をalways文で制御し、非ブロッキング代入（<=）を使用することで、すべての信号が同時に更新されるようにします。これにより、同一時刻での代入順序が明確になり、シミュレーションの再現性が向上します。

修正されたコード例:

module delta_delay_example1_fixed;
    reg [7:0] data;
    reg valid;
    reg [7:0] check_data;
    reg check_valid;
    reg clk;
    
    // クロック生成
    initial clk = 0;
    always #5 clk = ~clk;
    
    // 修正されたコード: always文で信号を制御
    always @(posedge clk) begin
        data <= 8'hAA;
        valid <= 1'b1;
    end
    
    // チェック回路もalways文で制御
    always @(posedge clk) begin
        check_data <= data;
        check_valid <= valid;
    end
    
    // シミュレーション結果の確認
    initial begin
        #10;
        $display("Time %0t: data=%h, valid=%b", $time, data, valid);
        $display("Time %0t: check_data=%h, check_valid=%b", $time, check_data, check_valid);
    end
endmodule

2.2 例2: テストパターン生成とチェックの競合

問題の状況: テストデータの生成と期待値の設定を同じタイミングで行う場合、同一時刻での代入順序が不定になります。

具体的な問題: テストデータと期待値を同時に変化させると、チェック時に期待値が古い値のままだったり、テストデータが新しい値になっていたりと、シミュレーションの実行ごとに結果が変わる可能性があります。特に、データの比較を行う際に、片方の値だけが代入されている状態で比較が実行されることがあります。

問題のあるコード例:

module delta_delay_example2;
    reg [7:0] test_data;
    reg [7:0] expected_data;
    reg test_valid;
    reg expected_valid;
    reg check_result;
    
    // 問題のあるコード: 同じタイミングでテストデータと期待値を設定
    initial begin
        test_data = 8'h55;
        test_valid = 1'b1;
    end
    
    initial begin
        expected_data = test_data;  // どちらの値が代入されるか不定
        expected_valid = test_valid; // どちらの値が代入されるか不定
    end
    
    // チェック回路
    always @(*) begin
        check_result = (test_data == expected_data) && (test_valid == expected_valid);
    end
    
    // シミュレーション結果の確認
    initial begin
        #1;
        $display("Time %0t: test_data=%h, expected_data=%h", $time, test_data, expected_data);
        $display("Time %0t: test_valid=%b, expected_valid=%b", $time, test_valid, expected_valid);
        $display("Time %0t: check_result=%b", $time, check_result);
    end
endmodule

回避策: テストデータの生成と期待値の設定を段階的に行い、チェックは次のサイクルで実行するようにします。また、always文を使用して信号の変化を制御することで、確実にすべての信号が同時に更新されるようにします。

修正されたコード例:

module delta_delay_example2_fixed;
    reg [7:0] test_data;
    reg [7:0] expected_data;
    reg test_valid;
    reg expected_valid;
    reg check_result;
    reg clk;
    
    // クロック生成
    initial clk = 0;
    always #5 clk = ~clk;
    
    // 修正されたコード: 段階的にデータを設定
    always @(posedge clk) begin
        test_data <= 8'h55;
        test_valid <= 1'b1;
    end
    
    // 期待値は次のサイクルで設定
    always @(posedge clk) begin
        expected_data <= test_data;
        expected_valid <= test_valid;
    end
    
    // チェック回路
    always @(posedge clk) begin
        check_result <= (test_data == expected_data) && (test_valid == expected_valid);
    end
    
    // シミュレーション結果の確認
    initial begin
        #15;
        $display("Time %0t: test_data=%h, expected_data=%h", $time, test_data, expected_data);
        $display("Time %0t: test_valid=%b, expected_valid=%b", $time, test_valid, expected_valid);
        $display("Time %0t: check_result=%b", $time, check_result);
    end
endmodule

2.3 例3: Ready/Validハンドシェイクでの競合

問題の状況: Ready/Validハンドシェイクにおいて、valid信号とready信号が同じタイミングで変化する場合、同一時刻での代入順序が不定になります。

具体的な問題: データ送信側がvalid信号をアサートするのと同時に、受信側がready信号をアサートする場合、ハンドシェイクの確認回路がどちらの信号の状態を見るかによって、ハンドシェイクが成功したと判定されるか失敗したと判定されるかが変わってしまいます。これにより、同じテストを複数回実行した際に、結果が一貫しないことがあります。

問題のあるコード例:

module delta_delay_example3;
    reg valid;
    reg ready;
    reg [7:0] data;
    reg handshake_success;
    
    // 問題のあるコード: 同じタイミングでvalidとreadyを設定
    initial begin
        valid = 1'b1;
        data = 8'hAA;
    end
    
    initial begin
        ready = 1'b1;
    end
    
    // ハンドシェイク確認回路
    always @(*) begin
        handshake_success = valid && ready;  // どちらの値が評価されるか不定
    end
    
    // シミュレーション結果の確認
    initial begin
        #1;
        $display("Time %0t: valid=%b, ready=%b", $time, valid, ready);
        $display("Time %0t: handshake_success=%b", $time, handshake_success);
    end
endmodule

回避策: ハンドシェイク信号の変化を分離し、always文を使用して各信号を独立して制御します。また、ハンドシェイクの確認は次のサイクルで行うことで、すべての信号が確実に更新された状態でチェックを実行します。

修正されたコード例:

module delta_delay_example3_fixed;
    reg valid;
    reg ready;
    reg [7:0] data;
    reg handshake_success;
    reg clk;
    
    // クロック生成
    initial clk = 0;
    always #5 clk = ~clk;
    
    // 修正されたコード: 段階的に信号を設定
    always @(posedge clk) begin
        valid <= 1'b1;
        data <= 8'hAA;
    end
    
    // ready信号は独立して制御
    always @(posedge clk) begin
        ready <= 1'b1;
    end
    
    // ハンドシェイク確認回路
    always @(posedge clk) begin
        handshake_success <= valid && ready;
    end
    
    // シミュレーション結果の確認
    initial begin
        #10;
        $display("Time %0t: valid=%b, ready=%b", $time, valid, ready);
        $display("Time %0t: handshake_success=%b", $time, handshake_success);
    end
endmodule

3. デルタ遅延問題の回避策

3.1 always文の使用

信号の変化を制御する場合は、initial文よりもalways文を使用することで、同一時刻での代入順序を明確にできます。always文を使用すると、クロックエッジに同期して信号が更新されるため、複数の信号が同時に変化する場合でも、その代入順序が予測可能になります。

良い例:

// クロック同期で信号を制御
always @(posedge clk) begin
    data <= new_data;
    valid <= new_valid;
end

避けるべき例:

// 同じタイミングで複数のinitial文を使用
initial begin
    data = new_data;
end
initial begin
    valid = new_valid;
end

3.2 非ブロッキング代入（<=）の使用

複数の信号を同時に変化させる場合は、非ブロッキング代入を使用することで、すべての信号が同時に更新されます。非ブロッキング代入は、現在のシミュレーション時間内で信号の値を評価し、次のシミュレーション時間で実際に値を更新するため、信号の競合を避けることができます。

良い例:

always @(posedge clk) begin
    data <= new_data;      // 非ブロッキング代入
    valid <= new_valid;    // 非ブロッキング代入
    ready <= new_ready;    // 非ブロッキング代入
end

避けるべき例:

always @(posedge clk) begin
    data = new_data;       // ブロッキング代入
    valid = new_valid;     // ブロッキング代入
    ready = new_ready;     // ブロッキング代入
end

3.3 段階的な信号変化

複数の信号を変化させる場合は、段階的に変化させることで競合を避けます。例えば、最初にデータ信号を代入し、次のサイクルで有効信号を代入するなど、信号の変化を時間的に分離することで、デルタ遅延問題を回避できます。

良い例:

// 段階的な信号変化
always @(posedge clk) begin
    data <= new_data;
end

always @(posedge clk) begin
    valid <= (data == new_data) ? 1'b1 : 1'b0;
end

3.4 テストベンチの構造化

テストベンチを機能別に分離し、各機能を独立したalways文やinitial文に配置します。これにより、各機能が独立して動作し、信号の競合を防ぐことができます。例えば、クロック生成、リセット生成、テストデータ生成、結果チェックをそれぞれ独立したブロックに分けることで、デルタ遅延問題を回避できます。

構造化されたテストベンチの例:

module structured_testbench;
    reg clk, rst_n;
    reg [7:0] test_data;
    reg test_valid;
    reg [7:0] result_data;
    reg result_valid;
    
    // 1. クロック生成（独立したブロック）
    initial clk = 0;
    always #5 clk = ~clk;
    
    // 2. リセット生成（独立したブロック）
    initial begin
        rst_n = 0;
        #20 rst_n = 1;
    end
    
    // 3. テストデータ生成（独立したブロック）
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            test_data <= 8'h00;
            test_valid <= 1'b0;
        end else begin
            test_data <= test_data + 1;
            test_valid <= 1'b1;
        end
    end
    
    // 4. 結果チェック（独立したブロック）
    always @(posedge clk) begin
        if (test_valid) begin
            $display("Time %0t: test_data=%h", $time, test_data);
        end
    end
endmodule

3.5 シミュレーション時間の活用

必要に応じて、クロックからの変化に対して積極的に遅延を付けることで同一時刻での代入順序を制御します。#1のような明示的な遅延を使用することで、信号の代入順序を確実に制御できます。この方法により、複数の信号が同じタイミングで変化することを避け、デルタ遅延問題を回避できます。

遅延を使用した制御例:

// 明示的な遅延を使用して代入順序を制御
always @(posedge clk) begin
    data <= new_data;
    #1 valid <= 1'b1;  // 1単位時間遅延を付けて代入順序を制御
end

4. デルタ遅延問題の検出方法

4.1 シミュレーション結果の再現性確認

動作が変わらないはずのコード変更で結果が変わるという症状がデルタ遅延問題の典型的な兆候です。例えば、同一時刻での代入順序を変更しただけなのに、テスト結果が変わってしまう場合があります。これは、同じシミュレーション時間内での信号の代入順序が不定になることで、コードの変更が予期しない動作の変化を引き起こすためです。特に、複数のinitial文やalways文で同じタイミングに信号を変化させる場合に、この問題が顕著に現れます。

検出方法:

// 同じテストを複数回実行して結果の一貫性を確認
initial begin
    repeat(10) begin
        // テスト実行
        #100;
        // 結果確認
        if (result != expected) begin
            $display("ERROR: Inconsistent result detected");
        end
    end
end

4.2 波形表示での確認

波形ビューアーを使用して、信号の変化タイミングを詳細に確認します。同じシミュレーション時間内で複数の信号が変化している場合、その代入順序を波形で確認することで、デルタ遅延問題の存在を検出できます。また、信号の変化が期待通りに発生しているかどうかも波形で確認できます。

波形確認用のコード例:

// 波形確認用の信号追加
reg debug_flag;
always @(posedge clk) begin
    debug_flag <= ~debug_flag;  // 波形で確認しやすい信号
end

4.3 デバッグ用のログ出力

信号の変化を詳細にログ出力して、同一時刻での代入順序を確認します。$display文を使用して、信号が変化するたびにその時刻と値を出力することで、どの信号がいつ変化したかを追跡できます。これにより、デルタ遅延問題の原因を特定しやすくなります。

デバッグ用ログ出力例:

// デバッグ用のログ出力
always @(posedge clk) begin
    $display("Time %0t: data=%h, valid=%b", $time, data, valid);
    $display("Time %0t: ready=%b, handshake=%b", $time, ready, handshake_success);
end

5. まとめ

デルタ遅延問題は、テストベンチの設計において重要な考慮事項です。以下の原則に従うことで、この問題を効果的に回避できます：

信号出力にはalways文を使用
非ブロッキング代入（<=）を活用
テストベンチを機能別に構造化
信号の変化を段階的に行う
シミュレーション結果の再現性を確認

これらの手法を適用することで、安定したテストベンチの設計が可能になり、デバッグの効率も向上します。

ライセンス

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