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SweRV Core RTL by Western Digital

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Western DigitalのRISC-V Core 「SweRV (スワーヴ)」がgithubで公開され、誰でも見られるようになりました。
ライセンスはApache2.0で、SystemVerilogで記述されています。
https://github.com/westerndigitalcorporation/swerv_eh1

docs/ 以下にマニュアルがあります。

SweRV EH1 Core Complex

整数演算に特化した32bit RISC-Vです。
パラメタ指定により機能をカスタマイズできるようになっています。

Fig1-1.JPG
  出典:Western Digital "RISC-V SweRVTM EH1 Programmer's Reference Manual Revision 1.0"

SweRV EH1 Core Pipeline

パイプラインは9段です。除算は別になっています。

Fig1-2.JPG
  出典:Western Digital "RISC-V SweRVTM EH1 Programmer's Reference Manual Revision 1.0"

 
 
 
ASICを前提としているので、FPGA向けにすぐ実機で動かせるというわけではなさそうです。
Verilator, vcs(Synopsys), irun(Cadense)に対応しています。

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