1
1

Delete article

Deleted articles cannot be recovered.

Draft of this article would be also deleted.

Are you sure you want to delete this article?

More than 5 years have passed since last update.

SweRV Core RTL by Western Digital

Last updated at Posted at 2019-01-27

Western DigitalのRISC-V Core 「SweRV (スワーヴ)」がgithubで公開され、誰でも見られるようになりました。
ライセンスはApache2.0で、SystemVerilogで記述されています。
https://github.com/westerndigitalcorporation/swerv_eh1

docs/ 以下にマニュアルがあります。

SweRV EH1 Core Complex

整数演算に特化した32bit RISC-Vです。
パラメタ指定により機能をカスタマイズできるようになっています。

Fig1-1.JPG
  出典:Western Digital "RISC-V SweRVTM EH1 Programmer's Reference Manual Revision 1.0"

SweRV EH1 Core Pipeline

パイプラインは9段です。除算は別になっています。

Fig1-2.JPG
  出典:Western Digital "RISC-V SweRVTM EH1 Programmer's Reference Manual Revision 1.0"

 
 
 
ASICを前提としているので、FPGA向けにすぐ実機で動かせるというわけではなさそうです。
Verilator, vcs(Synopsys), irun(Cadense)に対応しています。

1
1
0

Register as a new user and use Qiita more conveniently

  1. You get articles that match your needs
  2. You can efficiently read back useful information
  3. You can use dark theme
What you can do with signing up
1
1

Delete article

Deleted articles cannot be recovered.

Draft of this article would be also deleted.

Are you sure you want to delete this article?