• やなぎ あやめ@yanagi_ayame

    「ソフトウェアからハードウェアまで幅広く」がモットー🐣 Python/C++

  • RTLと もでるべーす@rtl_modeler

    RTL記述とモデルベース記述で FPGA 設計をしている人です (もっぱら Verilog HDL、DSP Builder for Intel(R) FPGA、でほぼ Intel FPGA で動かしています)

  • @ikwzm

    元へっぽこ電子回路エンジニア。現在隠居中。どちらかというとVHDL派。最近はFPGA+SoC でいろいろやってます。github でもいろいろと公開してます。 https://github.com/ikwzm

  • @tenmyo

    python-doc-jaで少し翻訳してます。組み込み系出身です。DeveloperExperienceや品質、コンプライアンス(ライセンス等の知財権尊重や利用者保護)に興味があります。 別途記載無い場合、投稿記事内の長ーいコードはzlibライセンスやBoostライセンスでご利用できます。短いコードは著作権を主張できないと考えてますのでご自由にどうぞ。