DATA:=(others=>'0');
VHDLの本で上記の構文があったが、2冊の本ともにその文法の説明はなかったので、それらの本は自己完結的ではなかった。
DATAの幅に関わらずすべてのビットに０を入れるということです。
VHDL入門者としては、case文のothers => と混同して、「何かの条件以外ということか？その条件とは何だろう？」という混乱をしてしまうと思う。
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VHDL > Link > DATA:=(others=>'0'); > DATAの幅に関わらずすべてのビットに０を入れるということです
Last updated at Posted at 2016-07-22
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