Verilog HDL > my_design #(.USE_CASE(1)) u0 ( 省略 ) > パラメータUSE_CASEの上書き

動作環境

Ubuntu 20.04 LTS
IcarusVerilog v10.3
GTKWave v3.3.103

my_design #(.USE_CASE(1)) u0 ( .a(a), .b(b), .sel(sel), .out(out));

my_design #(.USE_CASE(1)) u0 ( .a(a), .b(b), .sel(sel), .out(out));

#(.USE_CASE(1))の部分が分からないため調べた。

パラメータの上書き

情報感謝です。

上記の実装ではUSE_CASEを0か1かでgenerate文の処理による異なるモジュールインスタンス化する。
実装例ではUSE_CASEを1としてインスタンス化している。

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