PYNQ-Z1 > VHDL > Clock Divider IPの実装と使用 (ZYBOでの実装を参考として)

動作環境

Windows 10 Pro (v1909) 
PYNQ-Z1 (Digilent) (以下、PYNQと表記)
Vivado v2019.1 (64-bit)

参考: ZYBOでの実装

• ZYBO / IP > Clock Divider > IP作成したClock Dividerを使ってFCL_CLK0(100MHz)を1Hzに分周してみた

ZYBOで試したVHDLでのClock DividerをPYNQで試した。

PYNQ-Z1での変更

Vivadoのバージョンが違うが、変更箇所はLEDのポートおよび、XSDKの代わりのPython実装となった。

• Site: R14
• Fixed: チェック
• I/O Std: LVCMOS33

Block Design

Block DesignはZYBOの時と同じ。

Python実装

from pynq import Overlay
from pynq import PL
OL = Overlay("/home/xilinx/pynq/overlays/base/2020-06-07_VHDL_LED.bit")
OL.download()

OL.download()するとR14のLEDの点滅が始まった。