MAX IIでシリアル通信

FPGAの大変良い記事がありMAX IIで試してみました。

SystemVerilogはQuartusでもサポートされています。Verilogを拡張したもののようです。

FPGAの記事ですが小規模な実験なのでCPLDでも入りました。

Fitter Status : Successful - Wed Oct 27 05:42:31 2021
Quartus II 64-Bit Version : 13.0.1 Build 232 06/12/2013 SP 1 SJ Web Edition
Revision Name : hello
Top-level Entity Name : hello
Family : MAX II
Device : EPM240T100C5
Timing Models : Final
Total logic elements : 53 / 240 ( 22 % )
Total pins : 3 / 80 ( 4 % )
Total virtual pins : 0
UFM blocks : 0 / 1 ( 0 % )

クロックが半分なのでボーレートが57600になっていました。

クロックが良くないのか、所々文字抜けがあります。