計算環境
使用する言語：Python
使用するライブラリ：Numpy Matplotlib.pyplot
使用するPC：HP 15-fc windows11
パラメータの定義
本書p.44の表2.1にすべてのパラメータが定義されており、それらはあらかじめコードの序盤に定義している。
大問2-2
$ W/L=50/0.5 $および$ |V_{D}|=0.5[mA] $のとき、NMOSおよびPMOSデバイスのトランスコンダクタンスおよび出力インピーダンスを計算せよ。さらに$ g_mr_o $で定義される固有利得を求めよ。
解答コード
import numpy as np
import matplotlib.pyplot as plt
# 定義済みのパラメータ
EPSILON_0 = 8.85 * 10**-12 # 真空の誘電率[F/m]
EPSILON_SIO2 = 3.9 # SI02の比誘電率[F/m]
TOX = 9.0 * 10**-9 # ゲート酸化膜厚[m]
COX = (EPSILON_0 * EPSILON_SIO2) / TOX # 単位面積あたりのゲート容量[F/m**2]
#表2-1のモデルパラメータ
UO_N = 350 * 10**-4 # 電子の移動度[m^2/Vs]
LAMBDA_N = 0.1 # NMOSのチャネル長変調係数
GAMMA_N = 0.45 # NMOSの基板バイアス定数[V**(1/2)]
PHI_N = 0.9 # 2PHI[V]
VTH_N = 0.7 # NMOSのしきい値電圧[V]
LD_N = 0.08e-6 # ソース/ドレインの側壁拡散長[m]
PB_N = 0.9 # ソース/ドレイン接合のビルトインポテンシャル[V]
MJ_N = 0.45 # CJの解析式の指数[なし]
MJSW_N = 0.2 # CJSWの解析式の指数[なし]
CJ_N = 0.56E-3 # ソース/ドレイン底面の単位面積あたりの接合容量[F/m**2]
CJSW_N = 0.35e-11 # ソース/ドレイン側壁の単位長あたりの接合容量[F/m]
CGDO_N = 0.4E-9 # 単位長あたりのゲート-ドレインのオーバーラップ容量[F/m]
UO_P = 100 * 10**-4 # ホールの移動度[m^2/Vs]
LAMBDA_P = 0.2 # PMOSのチャネル長変調係数
GAMMA_P = 0.4 # PMOSの基板バイアス定数[V**(1/2)]
PHI_P = 0.8 # 2PHI[V]
VTH_P = -0.8 # PMOSのしきい値電圧[V]
LD_P = 0.09e-6 # ソース/ドレインの側壁拡散長[m]
PB_P = 0.9 # ソース/ドレイン接合のビルトインポテンシャル[V]
MJ_P = 0.5 # CJの解析式の指数[なし]
MJSW_P = 0.3 # CJSWの解析式の指数[なし]
CJ_P = 0.94E-3 # ソース/ドレイン底面の単位面積あたりの接合容量[F/m**2]
CJSW_P = 0.32e-11 # ソース/ドレイン側壁の単位長あたりの接合容量[F/m]
CGDO_P = 0.3E-9 # 単位長あたりのゲート-ドレインのオーバーラップ容量[F/m]
#大問２の定義
VDD = 3 # VDD[V]
W = 50 * 10**-6 # ゲート幅W[m]
L = 0.5 * 10**-6 # ゲート長L[m]
beta_N = UO_N * COX * (W / L) # beta_N
beta_P = UO_P * COX * (W / L) # beta_P
Id=0.5E-3
VDS=VDD
gm_n=np.sqrt(2*Id*beta_N*(1+LAMBDA_N+VDS))
gm_p=np.sqrt(2*Id*beta_P*(1+LAMBDA_P+VDS))
ro_n=1/(LAMBDA_N*Id)
ro_p=1/(LAMBDA_P*Id)
print(gm_n)
print(gm_p)
print(ro_n)
print(ro_p)
print(gm_n*ro_n)
print(gm_p*ro_p)
出力結果
\displaylines{
g_m(N)=0.007418372463013702\\
g_m(P)=0.004013352713131503\\
r_o(N)=20000.0\\
r_o(P)=10000.0\\
g_mr_o(N)=148.36744926027404\\
g_mr_o(P)=40.13352713131503
}
今回用いた公式
相互コンダクタンスの公式
ゲートソース間電圧$ V_{GS} $の変化に対するドレイン電流の変化率として定義される。
\displaylines{
g_m=\frac{\partial I_d}{\partial V_{GS}}
=\frac{\partial}{\partial V_{GS}}[\frac{1}{2}\mu_nC_{ox}\frac{W}{L}(V_{GS}-V_{TH})^2]
=\mu_nC_{ox}\frac{W}{L}(V_{GS}-V_{TH})
}
となる。次に、$ g_m $を用いて$ I_d $を表す。$ I_d $の式を$ (V_{GS} - V_{TH}) $について解くと、
\displaylines{
V_{GS}-V_{TH}=\sqrt{\frac{2I_d}{\mu_nC_{ox}\frac{W}{L}}}
}
これを$ g_m $の式に代入すると、
\displaylines{
g_m=\mu_nC_{ox}\frac{W}{L}\sqrt{\frac{2I_d}{\mu_nC_{ox}\frac{W}{L}}}=\sqrt{2\mu_n C_{ox}\frac{W}{L}I_d}
}
となる。
出力した答えを見てみると、$ 10^{-3} $のオーダーになるのかな。
出力コンダクタンスの公式
理想的なMOSFETは飽和領域でのドレイン電流はドレイン-ソース間電圧に依存しない。
しかし実際にはチャネル長変調効果により、$ V_{DS} $が増加すると実効的なチャネル長が短くなり、$I_d$はわずかに増加する。この効果を取り入れた$ I_d $の式は以下。
\displaylines{
I_d=\frac{1}{2}\mu_nC_{ox}\frac{W}{L}(V_{GS}-V_{TH})^2(1+\lambda V_{DS})
}
ここで、$ \lambda $はチャネル長変調係数で、$ L $に反比例する。$ (\lambda\approx\frac{1}{L}) $
出力抵抗$ r_o $は、ドレイン-ソース間電圧$ V_{DS} $の変化に対するドレイン電流$ I_d $の変化率の逆数として定義される。
\displaylines{
r_o=(\frac{\partial I_d}{\partial V_{DS}})^{-1}
}
$ I_d $の式を$ V_{DS} $で偏微分すると、
\displaylines{
\frac{\partial I_d}{\partial V_{DS}}=\frac{1}{2}\mu_nC_{ox}\frac{W}{L}(V_{GS}-V_{TH})^2\lambda
}
チャネル長変調係数を考慮しない場合のドレイン電流を$ I_{d0}=\frac{1}{2}\mu_nC_{ox}\frac{W}{L}(V_{GS}-V_{TH})^2 $とすると、
\displaylines{
\frac{\partial I_d}{\partial V_{DS}}=\lambda I_{d0}\approx\lambda I_d
}
したがって、出力抵抗$ r_o $は、
\displaylines{
r_o\approx\frac{1}{\lambda I_d}
}
となる。
出力した答えを見ると、$ 10^{4} $のオーダーになるのかな(無勉強でごめんなさい)。
固有利得の意味(ソースはGemini)
$ g_mr_o $で定義される固有利得は内部利得とも呼ばれ、「MOSFET単体が理論的に達成できる最大の電圧利得」を示しています。
外部の抵抗やコイルの影響を一切考えず、MOSFETそのものが持つ増幅能力を評価するための指標です(だから、「外部」と差別化されて「内部」「固有」という単語が使われている)。
内部利得は、アナログ回路設計において非常に重要な「性能指数（Figure of Merit）」です。
増幅能力の指標
内部利得が高いほど、そのトランジスタは「良い増幅素子」であると言えます。入力の小さな電圧変化を、出力の大きな電圧変化に変換する能力が高いことを意味します。
現実の利得の上限
実際の増幅回路（例えばコモンソースアンプ）では、負荷抵抗$ R_L $がMOSFETの出力抵抗$ r_o $と並列に接続されます。全体の出力抵抗は$ (\frac{1}{r_o}+\frac{1}{R_L})^{-1} $となり、これは必ず$ r_o $より小さくなります。そのため、実際の回路の利得は$ g_m(\frac{1}{r_o}+\frac{1}{R_L})^{-1} $ となり、必ず内部利得$ g_mr_o $より低くなります。つまり、内部利得は、そのトランジスタを使って作れるアンプの利得の理論的な上限値を与えるのです。
設計の指針
オペアンプのような高利得なアンプを設計する場合、構成要素であるMOSFET自体の内部利得が高くなければ、回路全体として高い利得を達成することはできません。そのため、設計者はバイアス電流$ I_d $やトランジスタの寸法$ W/L $を調整して、必要な内部利得を確保します。
らしいです。