今まで20年ほどのらりくらりと設計をしてきたので
その際にためになった…というかそういったことをメインに３～４記事ぐらいは書こうかと思ってます。
そのためにさっき昼食を食べてましたが何とか帰ってきました。
もちろんまだ３～４記事は書いてません🙇
ちゃんと設計の事について書いていこうとは…思ってます。
（ガイドラインに「日記などやめましょう」って書いてあるので日記で乗り切れなくなりました）
文献
記事の内容より、為になったと思うものを先に読んだほうが
急がば回れ、より為になると思います。
RTL設計スタイルガイド-Verilog-HDL編
- ISBN-10 : 4563067865
- ISBN-13 : 978-4563067861
- URL : https://www.amazon.co.jp/RTL%E8%A8%AD%E8%A8%88%E3%82%B9%E3%82%BF%E3%82%A4%E3%83%AB%E3%82%AC%E3%82%A4%E3%83%89-Verilog-HDL%E7%B7%A8%E2%80%95LSI%E8%A8%AD%E8%A8%88%E3%81%AE%E5%9F%BA%E6%9C%AC-STARC/dp/4563067865
これ通りVerilogを書かなくても回路は動く…しかし
大学4年の時、先輩はVHDL、自分はVHDLでよかったのにVerilogやれっていうことでやり始め、ある程度書けるようになった矢先に大学の講師（今は准教授だった、かと）から、
「この大学で誰一人Verilog使えないから、解らなくても一人で頑張ってね」
という熱い言葉を頂きつつ、ちょうどアルバイトで今の会社であるロジック・リサーチにアルバイトだったかインターンシップだったかで通い始める。
そんなある日、土屋さんからこの本を貸してくれるってことなので借りた…と思う。
電車の中で読んでると、だいたい2ページか4ページぐらいで眠たくなるのですごく便利だったイメージがある一方、 「負論理の信号には後ろに_Xか_Nをつけろでこすけ！」（意訳） といった本の一節を読んだとき「RESETでよくね？あと負論理とかじゃなくて全部正論理でよくね？ パイセンきようび何言ってんすか」という疑問を、一通り同じページ内でなんでなのか、を説明してあって（あたりまえだけど）、ふむふむと読み進め、とりあえず5章の「デザインコンパイラの使い方」（意訳）は意味不明すぎたので4章まで読み切るころには、名前の命名則などで困ることもなくなり、すっかりサクサク書けるようにはなって…たら
卒論で苦労しないんだよ！〇田！
山浦恒央の“くみこみ”な話
- URL: https://monoist.itmedia.co.jp/mn/articles/1003/19/news097.html
- ダメな猫、普通の猫、優秀な猫
SPICEもVerilogもなんだけど、何テストすればいいんだろうね
自分が会社に入ったころにVerilogの設計者の方が土屋さんと喧嘩したらしく退職され、だれに何を聞けばいいんだろうかといったことにはなったのだけれどもとりあえずLTSPICEに回路エントリするという地味作業があったのでポチポチ…から始まる。もしかするとバイトの時のほうがVerilog触ってたかも…そんな中、どのお仕事もほぼほぼなあなあな感じでスパッと終わる事などあったかな？テストこんなんでいいのかな？と思いながら、ソフトウェアの知識を応用できるのではと思い、ググって見つけたここ。
すごーくためになったのもそうなのだけども、最もは
- ブラックボックステスト
- ホワイトボックステスト
というところで
「これはSTARCであった『テストベンチとスケマティックを分けろ』と同じ事では？」と心躍ったりしたのだけども、実はあんまり関係なくてただただ 「LVS」するときにソース分けるのがすごく面倒なだけだった。オバークとかを見た時には「おお、気持ちホワイトボックステストなのでは？」とも思ったけど、電流が駄々洩れしているところしか見れない。それでも見れるだけすごく有難いんですけどね。
ただまあ、出来上がったチップに出来るテストというのは基本「ブラックボックステスト」しかない。LSIはPADの数で100本（電源込み）もあれば上々。動かないチップに対し、この出した100本にどういう電圧、電流、波形を与えれば問題の箇所を特定できるか？と頭を悩ませることになる
自分が関与していないプロジェクトなら「おっしゃ！原因特定して見せましょう！！」ってなるところ
もし、自分がメインのプロジェクトなら
もう〇ぬしかない…
ってぐらい落ち込むのでエンジニアには優しくしてね
つまるところの予告
『テストベンチとスケマティックを分けろ』だけで３～４記事仕上げれれば、と思ってます。
図も入れます…多分きっと。