1. 基本設定（3.2.2式）
理想電流源負荷のNMOSアンプ小信号等価回路では、
- 出力端子の負荷は出力抵抗 $r_{on}$
- 出力電圧 $v_{out}$ はゲート入力 $v_{in}$ による電流源 $g_{mn} v_{in}$ がこの抵抗に流れることで発生
- 電流は高い電位から低い電位へ流れるので符号はマイナスになる
よって
$$
v_{out} = -g_{mn} v_{in} \cdot r_{on}
$$
となり、電圧ゲインは
$$
\frac{v_{out}}{v_{in}} = -g_{mn} r_{on}
$$
です。
2. 出力抵抗の並列合成（3.2.3式）
PMOS電流源負荷の場合は、負荷側PMOSの出力抵抗 $r_{op}$ とNMOSの出力抵抗 $r_{on}$ が並列接続されます。
理由：
- 小信号等価回路では、負荷PMOSのドレインも出力端子に接続されるため
- 出力端子に見える抵抗が $r_{op} \parallel r_{on}$ になる
よって
$$
\frac{v_{out}}{v_{in}} = -g_{mn} \cdot (r_{op} \parallel r_{on})
$$
が得られます。
3. 差動アンプの小信号等価回路（3.2.4式）
図3.7に変換した等価回路で、各ノードに流れ込む電流の和が0になる式を立てます。
ノード①の電流バランス：
- M1のドレイン電流 $g_{mn} (v_p - v_1)$
- 出力抵抗 $r_{on}$ による電流 $\frac{v_1 - v_3}{r_{on}}$
- ソース側からの電流 $\frac{v_1 - v_2}{r_{os}}$（ここではr_os省略される場合あり）
まとめると
$$
\frac{v_2 - v_1}{r_{op}} + (v_p - v_1) g_{mn} + \frac{v_2 - v_1}{r_{on}} = 0
$$
の形になり、整理して
$$
-v_1 \left( g_{mn} + \frac{1}{r_{op}} + \frac{1}{r_{on}} \right)
- v_2 \left( \frac{1}{r_{op}} + \frac{1}{r_{on}} \right)
- v_p g_{mn} = 0
$$
という式になります。
4. $g_{mn} \gg 1/r_{on}, 1/r_{op}$ の近似（3.4式）
実際の値（例： $g_{mn} = 35,[\mu A/V]$, $1/r_{op} = 0.01,[\mu A/V]$）を使うと、$g_{mn}$ が抵抗分の逆数よりはるかに大きいため、
$$
g_{mn} \gg \frac{1}{r_{on}}, \frac{1}{r_{op}}
$$
とみなせます。
この場合、上の式は抵抗分の項を無視して
$$
-v_1 g_{mn} + v_p g_{mn} \approx 0
$$
となります。
5. OPアンプ2段目の解析（3.5式〜3.6式）
図3.8のM6（増幅用NMOS）とM7（電流源NMOS）を小信号等価回路に置き換え、ノード③に流れ出る電流の和を0にします。
ノード③の電流バランス：
- M6の電流 $g_{mn}(v_m - v_p)$
- 出力抵抗分の電流 $\frac{v_3}{r_{op}} + \frac{v_3}{r_{on}}$
式は
$$
(v_m - v_p) g_{mn} = -v_3\left( \frac{1}{r_{op}} + \frac{1}{r_{on}} \right)
$$
となり、書き換えると
$$
\frac{v_3}{(v_m - v_p)} = -\frac{g_{mn}}{\frac{1}{r_{op}} + \frac{1}{r_{on}}}
$$
ここで並列抵抗の式を使って
$$
\frac{v_3}{(v_m - v_p)} = -g_{mn} \cdot (r_{op} \parallel r_{on})
$$
（式3.6）
図3.10「理想電流源負荷のカスコード・アンプ」の式導出を、等価回路→KCL（結節点電流の和=0）で順に説明したものです。記号は本文に合わせて、M1:下段NMOS、M2:上段NMOS、ro1/ro2:各トランジスタの出力抵抗、gm1/gm2:トランスコンダクタンス、vs:中間ノード（M1ドレイン=M2ソース）、vout:出力、vin1:入力、M2のゲートはAC接地（vgs2=-vs）とします。理想電流源は小信号では開放（消滅）です。
-
ノードvoutのKCL → 式(3.7)
M2の小信号模型は「ドレイン-ソース間の抵抗ro2」と「ドレイン→ソース向きの電流源 gm2·vgs2」を並列に置きます。vgs2=-vs なのでドレイン（vout）からソース（vs）へ出る電流は -gm2·vs です。
voutでの電流の和=0 を「vout→vsへ流れる向き」を正にとると
(gm2·vs) + (vs - vout)/ro2 = 0
⇔ vs·(gm2 + 1/ro2) = vout/ro2
⇔ vout/vs = gm2·ro2 + 1 ≃ gm2·ro2 （通常 gm2·ro2 ≫ 1） -
ノードvsのKCLと(3.7)の併用 → 式(3.8)
vsに流れ出す電流は「M1の出力抵抗 ro1」経由の vs/ro1、「ro2」経由の (vs - vout)/ro2、そして M2 の依存電流源がソース→ドレインへ送る gm2·vs です。
よって
(gm1·vin1) + vs/ro1 + (gm2·vs) + (vs - vout)/ro2 = 0
ここで角括弧 [ (gm2·vs) + (vs - vout)/ro2 ] は(3.7)より0なので
gm1·vin1 + vs/ro1 = 0
⇔ vs/vin1 = - gm1·ro1 -
電圧利得の導出 → 式(3.9)
(3.7)と(2)を合成：
vout/vin1 = (vout/vs)·(vs/vin1) ≃ (gm2·ro2)·(-gm1·ro1)
⇔ vout/vin1 = - gm1·ro1·gm2·ro2
（符号が負：カスコードでも下段が共通ソースなので反転） -
出力抵抗 r_out の導出 → 式(3.10)
利得ではなくr_outを求めるときは、入力をゼロにして（vin1=0 ⇒ gm1·vin1=0）、出力端にテスト電流 i を注入し、r_out = vout/i を求めます。
未知は vout と vs。KCLを2式立てます。
・voutのKCL： i = (vout - vs)/ro2 - gm2·vs
・vsのKCL： vs/ro1 + (vs - vout)/ro2 + gm2·vs = 0
2式を同時に解くと i = vs/ro1、かつ vout = vs·(ro2/ro1 + 1 + gm2·ro2)。
よって
r_out = vout/i = ro1 + ro2 + gm2·ro1·ro2 ≃ gm2·ro1·ro2
（最後の近似は gm2·ro2 ≫ 1 かつ ro1, ro2 が十分大で支配項が gm2·ro1·ro2 になるため） -
数値例（本文の値）
gm1 = gm2 = 35 μA/V、ro1 = ro2 = 100 MΩ とすると
|電圧利得| ≃ (35e-6·100e6)^2 = 3500^2 ≃ 1.2×10^7
r_out ≃ gm2·ro1·ro2 = 35e-6·(100e6)^2 ≃ 3.5×10^11 Ω
要点
・理想電流源は小信号で開放。
・M2ゲートはAC GND ⇒ vgs2 = -vs。
・KCLで (3.7) を先に作り、vsの式から (3.8)、合成して (3.9)。
・r_outは「入力ゼロ＋テスト電流法」で連立を解き、厳密式 ro1+ro2+gm2·ro1·ro2 → 近似式 gm2·ro1·ro2。
図3.11〜3.14のフォールデッド・カスコード（FC）とFC-OPアンプの式導出を、KCL（結節点電流=0）だけで順にまとめたものです。近似は本文に準拠（小信号、理想電流源は開放、AC GND明示）。
1) FCアンプ（図3.11）→ 式(3.11)
記号：M1=入力NMOS, ro1・gm1；折返し側PMOS M3: ro3；上段PMOS M2: ro2・gm2。中間ノード=vs，出力=vout。M2ゲートはAC GND → vgs2 = −vs。
(1) voutのKCL
M2の依存電流源（ドレイン→ソース向き）= gm2·vgs2 = −gm2·vs。
出力抵抗 ro2 を通る電流 = (vout − vs)/ro2。
$$
-gm_2,v_s + \frac{v_{out}-v_s}{r_{o2}}=0
;\Rightarrow;
\frac{v_{out}}{v_s}=gm_2 r_{o2}+1 \simeq gm_2 r_{o2}
\tag{A}
$$
(2) vsのKCL
M1の依存電流源= gm1·vin1（ソース→ドレイン向き）、M1の出力抵抗=ro1，折返し枝の出力抵抗=ro3（vsに並列）。
$$
gm_1,v_{in1}
=\frac{v_s}{r_{o1}};+;\frac{v_s}{r_{o3}}
;=;v_s!\left(\frac1{r_{o1}}+\frac1{r_{o3}}\right)
\Rightarrow
\frac{v_s}{v_{in1}}
=gm_1,(r_{o1}\parallel r_{o3})
\tag{B}
$$
(3) 利得
(A)(B)より
$$
\frac{v_{out}}{v_{in1}}
=\frac{v_{out}}{v_s}\cdot\frac{v_s}{v_{in1}}
\simeq \bigl(gm_2 r_{o2}\bigr),\bigl[gm_1,(r_{o1}\parallel r_{o3})\bigr]
=-,gm_1,(r_{o1}\parallel r_{o3}),gm_2 r_{o2}
\tag{3.11}
$$
（符号はM1が共通ソースで反転）
2) FC-OPアンプ 左半ミラーの等価（図3.13）→ 式(3.12)(3.13)
記号：左半ミラーの上段NMOS= M7(gm7, ro7)，下段バイアスNMOS= M8(gm8, ro8)。ノード= vA，折返しノード= vs。vgs7=−vs, vgs8=+vA。
(1) vsのKCL
$$
gm_8,v_A+\frac{v_s}{r_{o8}}+gm_7,v_s+\frac{v_s-v_A}{r_{o7}}=0
\Rightarrow
v_s!\left(gm_7+\frac1{r_{o7}}+\frac1{r_{o8}}\right)
=v_A!\left(\frac1{r_{o7}}-gm_8\right)
\tag{3.12}
$$
(2) 近似 $gm_7,gm_8 \gg 1/r_{o7},1/r_{o8}$
→ $v_s,gm_7 \simeq - v_A,gm_8$。さらに対称設計 $gm_7\simeq gm_8$ とおけば $v_s \simeq -v_A$。
(3) vAへ試験電流 $i_z$ を注入したときのKCL
$$
gm_7,v_s+\frac{v_s-v_A}{r_{o7}}+i_z=0
\stackrel{(3.12)}{\Longrightarrow}
i_z
= v_A!\left(\frac{2}{r_{o7}}+gm_7\right)
$$
→ 出力抵抗
$$
r_{out}^{(\text{左半ミラー})}=\frac{v_A}{i_z}=\frac{1}{gm_7}
\tag{3.13}
$$
3) FC-OPアンプ全体（図3.14）→ 式(3.14)〜(3.16)
等価置換：
- 左半ミラー → 抵抗 $1/gm_7$ に置換（式3.13）
- 右半ミラー（M9,M10）→ 有効抵抗 $R_R = gm_9,r_{o9},r_{o10}$
- 下側カスコード（M5とその上のPMOSカスコード群）→ 有効抵抗 $R_L = gm_5,(r_{o4}\parallel r_{o6}),r_{o5}$
- 上側カスコード（M2側）→ 有効抵抗 $R_U = gm_2,(r_{o1}\parallel r_{o3}),r_{o2}$
(1) ノード $v_1$ のKCL（入力側カラム）
$$
gm_4,(v_{inp}-v_1)+\frac{v_1}{R_L}+gm_7,v_2=0
\quad\Rightarrow\quad
gm_4,(v_{inp}-v_1)+\frac{v_1}{gm_5,(r_{o4}\parallel r_{o6}),r_{o5}}+gm_7,v_2=0
\tag{3.14}
$$
（ここで $gm_7 \gg 1/R_L$ を仮定して後で簡約）
(2) ノード $v_{out}$ のKCL（出力側カラム）
$$
gm_1,(v_{inm}-v_1)+\frac{v_{out}-v_1}{R_U}
+\frac{v_{out}}{R_R}+gm_{10},v_2=0
\quad\Rightarrow\quad
gm_1,(v_{inm}-v_1)+\frac{v_{out}-v_1}{gm_2,(r_{o1}\parallel r_{o3}),r_{o2}}
+\frac{v_{out}}{gm_9,r_{o9},r_{o10}}+gm_{10},v_2=0
\tag{3.15}
$$
(3) 消去と近似
(3.14) で $gm_7 \gg 1/R_L$ かつミラー対称で $v_2$ を小さく抑え、(3.15) に代入して $v_1,v_2$ を消去すると
$$
\frac{v_{out}}{(v_{inp}-v_{inm})}
= gm_1;\Bigl[;R_U ;\parallel; R_R;\Bigr]
= gm_1;\Bigl[;gm_2,(r_{o1}\parallel r_{o3}),r_{o2};\parallel;gm_9,r_{o9},r_{o10};\Bigr]
\tag{3.16}
$$
解釈：
- 利得 = 入力段の $gm_1$ × （出力に見える合成抵抗）
- 合成抵抗は「上側カスコード枝 $R_U$」と「右半ミラー枝 $R_R$」の並列。
- それぞれはカスコード形の典型形 $gm\cdot r_o^2$（または製品形）になり、FC/カスコードで高利得となる。
補足：
- 出力抵抗も同様に $[R_U \parallel R_R]$ の形。
- FCは入力共通モード範囲が広く（レールtoレール化しやすい）、OPアンプ2段目に適する。
前提：図3.16(a)(b)の「カスコード・カレント・ミラー」は小信号で図3.16(d)と同形（右半分はカスコード・アンプと同形）。理想電流源は小信号で開放、バイアス端子はAC GND。出力抵抗 $r_{\text{out}}$ を求めるため、出力端 $v_{\text{out}}$ に試験電流 $i_x$ を流入させる（定義：$r_{\text{out}}=v_{\text{out}}/i_x$）。
1) 補助関係（式3.17）
左枝はM1の出力抵抗 $r_{o1}$ を介してGNDへつながる等価。試験電流 $i_x$ により中間ノード電圧 $v_s$ が上昇し、
$$
v_s=i_x,r_{o1} \tag{3.17}
$$
2) 出力ノードKCL
出力ノード（M2ドレイン）に流入する電流の和=0。
M2の依存電流源：ゲートAC GNDより $v_{gs2}=-v_s$。ドレイン→ソース向きを正に取ると流入電流は $g_{m2}v_s$。
M2の出力抵抗電流：$(v_s-v_{\text{out}})/r_{o2}$ が流入。
試験電流：$i_x$ が流入。
ゆえに
$$
g_{m2}v_s+\frac{v_s-v_{\text{out}}}{r_{o2}}+i_x=0
;\Longrightarrow;
v_s!\left(g_{m2}+\frac{1}{r_{o2}}\right)+i_x=\frac{v_{\text{out}}}{r_{o2}}
\tag{★}
$$
3) (3.17)を代入して解く
$v_s=i_x r_{o1}$ を(★)へ：
$$
\frac{v_{\text{out}}}{r_{o2}}
=i_x,r_{o1}!\left(g_{m2}+\frac{1}{r_{o2}}\right)+i_x
=i_x!\left(g_{m2}r_{o1}+\frac{r_{o1}}{r_{o2}}+1\right)
$$
$$
\Rightarrow;
v_{\text{out}}
=i_x!\left(g_{m2}r_{o1}r_{o2}+r_{o1}+r_{o2}\right)
$$
$$
\therefore\quad
r_{\text{out}}
=\frac{v_{\text{out}}}{i_x}
=r_{o1}+r_{o2}+g_{m2},r_{o1},r_{o2}
;\simeq; g_{m2},r_{o1},r_{o2}\quad(g_{m2}r_{o2}\gg1)
$$
4) 含意
- 出力抵抗は $r_o^2$ に比例する支配項 $g_m r_o^2$ を持つため大きくなる。
- 大負荷容量 $C_L$ を駆動するには、この高い $r_{\text{out}}$ のままだと応答が遅くなるため、後段にソース・フォロワ（電流駆動能力の付加）を置く設計が有効。