画像の回路は、NMOSトランジスタM1とM2を入力とし、M3・M4で電流ミラーを構成、M5を定電流源とした差動アンプ回路です。右の表は、この回路におけるV1、V2、ソース共通点の電圧Vx、および出力Voutの測定値です。
1. 回路構成の説明
- M1, M2: 差動対の入力トランジスタ。ゲートにそれぞれ V1、V2 が印加されます。
- M3, M4: PMOSの電流ミラー。M3はM1のドレイン電流をミラーしてM4へコピーします。
- M4: 出力側の負荷。M3からのミラー電流とM2の電流を比較する形で動作します。
- M5: NMOSの定電流源。差動対M1・M2のソース共通点に接続され、回路全体に流れる電流を一定に保ちます。
- Vx: M1・M2のソース共通点電圧（M5ドレイン電圧）。
- Vout: 出力電圧。M4のドレイン電圧であり、M2のドレインにも接続。
2. 動作原理
- M1とM2は、ゲート-ソース電圧 $V_{\text{GS}}$ の差によって電流分配が変わる差動増幅を行います。
- M3とM4は電流ミラー構成で、M1の電流駆動能力をそのままM4に複製します。
- 出力ノード（Vout）は、M4の電流（＝M1の電流）とM2の電流とのバランスによって変動します。
3. 測定値と動作解釈
表のデータ:
| V1 (V) | V2 (V) | Vx (V) | Vout (V) |
|---|---|---|---|
| 2.00 | 2.00 | 0.93 | 3.94 |
| 2.00 | 2.01 | 0.93 | 0.94 |
| 2.00 | 1.99 | 0.93 | 4.90 |
-
ケース1 (V1 = V2 = 2.00V)
入力が等しいため、M1とM2の電流がほぼ半分ずつ流れる。Voutは中間電位（3.94V）となる。 -
ケース2 (V2 > V1)
M2のVGSがM1より大きくなり、M2の電流が増加。M4（＝M1のミラー電流）よりもM2の電流が優勢になり、Voutがほぼ0.94Vまで低下。 -
ケース3 (V2 < V1)
M2のVGSが小さく、M2の電流が減少。M4の電流（M1の電流）が優勢になり、VoutはほぼVDD（4.9V）近くまで上昇。
4. 特徴
- 高感度: V1とV2の差が0.01Vでも、Voutは大きく変化（0.94V ↔ 4.9V）。
- 共通モード除去: V1、V2を同時に変化させても出力は差分のみに依存。
- 定電流源M5の役割: 全体の電流を制御し、動作点を安定化。
差動アンプ回路は、電流源負荷のアンプ回路を応用したもので、NMOSトランジスタM1・M2のゲート電圧 $V_1$ と $V_2$ を比較し、その差を出力電圧 $V_{\text{out}}$ に変換します。
最初の単純な構成（M1とM2のソースをGNDに接続）では、V2 = 0Vのとき M2の電流駆動能力が小さく、VoutはVDD（高レベル）になります。逆に $V_2 > V_1$ になると M2の駆動能力がM1より大きくなり、Voutはほぼ0Vになります。しかしこの構成は、電流が数百µAと大きくなる問題があります。
改良版の構成では、M1とM2のソースを共通化し、電流源M5に接続します。この回路ではM1とM3に同じ電流が流れ、M3とM4がミラー動作するため、M1とM4の電流駆動能力は等しくなります。その結果、M2とM4の駆動能力比較に置き換えられ、電流源負荷のアンプ回路と等価な動作になります。
例として、VDD = 5V、電流源I = 2µA、V1 = V2 = 2Vのとき、SPICE DC解析では Vout = 3.94V となります。
- V2 を 2.01V に上げると、M2の駆動能力 > M4の駆動能力となり、Voutは0.94Vに急低下します。
- V2 を 1.99V に下げると、M2の駆動能力 < M4の駆動能力となり、Voutは4.9Vに上昇します。
このように、差動アンプはV1とV2のわずかな差を鋭敏に出力電圧の変化として表し、比較機能を果たします。
1. 前提の測定値とパラメータ
- $V_X = 0.92,\mathrm{V}$（M1, M2のソース共通点）
- $V_Y = 3.91,\mathrm{V}$（M1のドレイン電圧）
- $V_Z = 0.97,\mathrm{V}$（M5のドレイン電圧）
- $V_{\text{inp}} = V_{\text{inm}} = 2.00,\mathrm{V}$（ボルテージフォロワ動作中）
- NMOSしきい値電圧 $V_{\mathrm{THN}} = 0.80,\mathrm{V}$
- PMOSしきい値電圧 $|V_{\mathrm{THP}}| = 0.90,\mathrm{V}$
- 基板バイアス効果は無視
2. M1, M2の$V_{\mathrm{GS}}$
NMOSのゲート・ソース間電圧は
$$
V_{\mathrm{GS1}} = V_{\mathrm{inp}} - V_X
$$
$$
V_{\mathrm{GS2}} = V_{\mathrm{inm}} - V_X
$$
数値を代入すると
$$
V_{\mathrm{GS1}} = 2.00 - 0.92 = 1.08,\mathrm{V}
$$
$$
V_{\mathrm{GS2}} = 1.08,\mathrm{V}
$$
3. 入力電圧の下限の導出
条件
入力電圧の下限は、M5（NMOSの電流源）が飽和領域ギリギリになる条件で決まります。
NMOSの飽和条件は
$$
V_{\mathrm{DS}} \geq V_{\mathrm{GS}} - V_{\mathrm{THN}}
$$
ここで M5 の $V_{\mathrm{DS}}$ は $V_Z - 0 = V_Z$ です。
計算
まず M5 が飽和するためのマージン：
$$
V_Z - V_{\mathrm{THN}} = 0.97 - 0.80 = 0.17,\mathrm{V}
$$
これはソース電位 $V_X$ の最低値と、M1の $V_{\mathrm{GS}}$ を足し合わせて入力下限になります。
$$
V_{\mathrm{inp,min}} = 0.17 + V_{\mathrm{GS1}}
$$
$$
V_{\mathrm{inp,min}} = 0.17 + 1.08 = 1.25,\mathrm{V}
$$
結論：入力は 1.25 V より下げられない。
4. 入力電圧の上限の導出
条件
入力電圧の上限は、M1, M2 が飽和領域ギリギリになる条件で決まります。
NMOSの飽和条件は同様に
$$
V_{\mathrm{DS1}} \geq V_{\mathrm{GS1}} - V_{\mathrm{THN}}
$$
ここで $V_{\mathrm{DS1}} = V_Y - V_X$ ですが、釣り合い状態では $V_Y$ に $V_{\mathrm{THN}}$ を足せば上限のゲート電圧が求まります。
計算
$$
V_{\mathrm{inp,max}} = V_Y + V_{\mathrm{THN}}
$$
$$
V_{\mathrm{inp,max}} = 3.91 + 0.80 = 4.71,\mathrm{V}
$$
結論：入力は 4.71 V より上げられない。
5. 最終結果
- 入力電圧範囲（ICMR: Input Common-Mode Range）：
$$
1.25,\mathrm{V} \leq V_{\mathrm{inp}}, V_{\mathrm{inm}} \leq 4.71,\mathrm{V}
$$