windowsでiverilog その204

概要　

windowsでiverilogやってみた。
pwm見つけたので、テストベンチ書いてみた。

参考にしたページ

写真

サンプルコード

module test;
	reg clk;
	reg increase_duty;
	reg decrease_duty;
	wire PWM_OUT;
	PWM_Generator_Verilog u(.clk(clk), .increase_duty(increase_duty), .decrease_duty(decrease_duty), .PWM_OUT(PWM_OUT));
	initial
	begin
		clk = 0;
		forever #5 clk = ~clk;
	end
	initial
	begin
		//$monitor(" %d %d %d", increase_duty, decrease_duty, PWM_OUT);
		increase_duty = 0;
		decrease_duty = 0;
		#100;
			increase_duty = 1;
		#100;
			increase_duty = 0;
		#100;
			increase_duty = 1;
		#100;
			increase_duty = 0;
		#100;
			increase_duty = 1;
		#100;
			increase_duty = 0;
		#100;
			decrease_duty = 1;
		#100;
			decrease_duty = 0;
		#100;
			decrease_duty = 1;
		#100;
			decrease_duty = 0;
		#100;
			decrease_duty = 0;
		#100
			$finish;
	end
	initial
	begin
		$dumpfile("test.vcd");
		$dumpvars(0, u);
	end
endmodule

以上