zyboを購入したタイミングでxillinuxも２．０があったのでやってみることにしました。
動作環境
HP ProBook 6560b - 15.6" - Core i5 2410M SSD 256GB 4GB
Ubuntu 16.04LTS
Vivado 2017.3.1
基本的にこのgeting_started_zynqを使用する。
http://xillybus.com/downloads/doc/xillybus_getting_started_zynq.pdf
ファイルの準備
まず、ダウンロードしてくるものは２つ。
１）xillinux-2.0ｃのBoot Partition Kit
http://xillybus.com/downloads/xillinux-eval-zybo-2.0c.zip
２）SDカードのイメージファイル
http://cloud.xillybus.com/xillinux-2.0-beta.img.gz
１）を落としたら早速解凍
解凍先に下記のフォルダが出来ます。
xillinux-eval-zybo-2.0c/verilog
xillinux-eval-zybo-2.0c/vhdl
xillinux-eval-zybo-2.0c/vivado-essentials
xillinux-eval-zybo-2.0c/blockdesign
xillinux-eval-zybo-2.0c/bootfiles
xillinux-eval-zybo-2.0c/cores
xillinux-eval-zybo-2.0c/runonce
xillinux-eval-zybo-2.0c/system
ｖｈｄファイル編集
ガイドのP.13に記載があるが、これを読み飛ばしてvivadoのGenerate bitstreamを実行してエラーになった。
”For Vivado projects, this file is vivado-essentials/xillydemo.xdc, and for ISE projects
it’s the UCF file in the chosen ’src’ directory under verilog/ or vhdl/.”
vivadoでbitstreamを生成する場合は制約ファイルを配置して、vhdlを書き換えるとのこと。
verilogディレクトリかvhdlディレクトリのどちらかでいいらしいのでvhdlで進める。
制約ファイル：vivado-essentials/xillydemo.xdc をvhdl/src配下に置く。
あとはガイドに沿ってvhdl/src/xillydemo.vhd のXillydemoブロックにある下記3行をコメントアウト
（--を頭に着ける）
PS_CLK : IN std_logic;
PS_PORB : IN std_logic;
PS_SRSTB : IN std_logic;
で、次の下記3行のコメントを外す。
-- signal PS_CLK : std_logic;
-- signal PS_PORB : std_logic;
-- signal PS_SRSTB : std_logic;
プロジェクト生成
ｖｈｄファイルの編集が終わったらVivadoを起動し、メニューから Tools＞Run Tcl Script を選択しvhdl配下のxillydemo-vivado.tcl を実行する。
これで、Projectファイルが作成される。
少々時間がかかるが Tcl Consoleに下記のメッセージが表示されたかを確認。
INFO: Project created: xillydemo
終わったらVivadoの左ペインからGenerate bitstreamを押してbitstreamを作成。
ワーニングはいくつか出るがエラーがなければOKらしい。
bitstreamが完了すると次のステップを求められるが、bitstreamだけあればいいのでここではCancelを選択。
出来上がると下記に配置される。
vhdl/vivado/xillydemo.runs/impl_1/
これをSDイメージと一緒にSDカードへ落としてやればよいみたいだがここでお時間です。
つづく。