#はじめに
1500円 ZYNQ 基板(EBAZ4205)で、PetaLinux を動作させるための FPGA デザインを作成します。
Vivado で、 PS の設定と必要最小限の PL 構築を行い、エクスポートして PetaLinux で使えるようにします。
PL にオリジナル回路を追加する雛形としても、使用することができます。
#使用環境
- Windows10 Pro (20H2)
- Vivado 2020.1 (WebPack ライセンス、現在最新の 2020.2 もたぶん同手順)
#参考資料
KeitetsuWorks さんの ebaz4205 リポジトリ
ZYNQ-PS の設定については、以前の記事も参考になるかと思います。
1500円ZYNQ基板でFPGAプログラミング大全Xilinx編(第2版)の実習 5-2 Zynqシステムのハードウェア構築
#ブロックデザインの雛形
KeitetsuWorks さんが公開されているデザインの tcl スクリプトを利用させていただきました。
https://github.com/KeitetsuWorks/EBAZ4205/
そのままだと、.xdc が絶対パスで記載されていて、指定フォルダーにファイルが無いとエラーで止まってしまうようです。
テキストエディタで .xdc 関連部分を削除して、開くことができました。
Vivado のバージョンも、少し違いますが、大丈夫なようです。
少しアレンジして、ブロックデザインを再作成しました。
(下に ebaz4205.tcl へのリンクがあります)
制約ファイル(ebaz4205.xdc)は、KeitetsuWorks さんの物をそのまま使わせていただきます。
https://github.com/KeitetsuWorks/EBAZ4205/tree/master/vivado/export/ebaz4205/ebaz4205.srcs/constrs_1/new
#tcl スクリプトでブロックデザインを作成
単体で開けるように、再出力した tcl スクリプト(ebaz4205.tcl)を用意しました。
オリジナルからいくつか変更点があります。
これを使用して、ブロックデザインを作成します。
##1. Vivado で tcl スクリプトの読み込み
デスクトップに仮フォルダを作成して、ebaz4205.tcl と ebaz4205.xdc をコピーしておきます。
フォルダ名は、短い名前で ebaz としておきます。
Vivado を起動したら、プロジェクトは開かずに、画面下部の Tcl Console にある Type a Tcl command here にコマンドを打ち込んで使用します。
pwd
で、カレントディレクトリが表示されますので、作成した ebaz フォルダへ移動します。
ここでは、￥ ではなく / でパスを指定する必要があります。
cd c:/user/(ユーザー名)/desktop/ebaz/
ebaz フォルダに移動できたら、tcl スクリプトを読み込みます。
source ebaz4205.tcl
自動的にブロックデザインが作成され、プロジェクトが出来上がります。
##2. ZYNQ-PS の設定内容
PS の設定内容とブロックデザインについて、いくつか変更している部分がありますので、解説します。
とりあえず動けば良い、という方は読み飛ばしてブロックデザインの変更点へ進んでください。
###2-1. MIO / EMIO ピンの設定
NAND、Ethernet0+MDIO(⇒EMIO)、SD0、SPI0(⇒EMIO)、SPI1、UART1、I2C0、I2C1(⇒EMIO)、CAN0(⇒EMIO)、CAN1(⇒EMIO)、TTC0(⇒EMIO)
TTC0 は、PetaLinux で TTC が一つ必須と UG1144 に書いてあるのですが、MIO に出すのか EMIO に出すのか、よくわかりません。
中華リソースで EMIO に出している図があったので、それに倣って EMIO に出して、外部ピンは接続しないままにしてあります。
###2-2. クロック設定
ENET0 : 100 Mbps
FCLK_CLK0 : 50 MHz (アプリケーションに合わせて 100 MHz などにしてもよい)
FCLK_CLK3 : 25 MHz (Ether PHY への供給用)
###2-3. DDR 設定
MT41K128M16JT-125
16 bit
###2-4. NAND 設定
(2021.4.25 追記)
NAND メモリのパラメータですが、FSBL が NAND の初期化に失敗する現象があり、調べたところ特定の値に設定しないと動作しないという結論になりました。
に書かれてある通り、UG585 で BootROM の設定として記載されている分周数
t_rc = 5
t_wc = 5
t_rea = 2
t_wp = 3
t_clr = 1
t_ar = 2
t_rr = 2
にすることで、FSBL から認識されるようになります。
(U-boot/PetaLinux からの認識は、前の値でも変わらない)
最終的な NAND 設定値は、下記になります。
NAND メモリのサイクルパラメータを、W29N01HV のデータシートから拾います。
全て、データシート規定値よりも少し大きい値にします。
(T_REA は最大値が規定されていますが、Read Enable# がアクティブになってからデータバスに値が出てくるまでにかかる時間の最大値ですので、それよりも大きい値にするのが正しいです ⇐ 修正 2021.4.25)
それぞれ適当な値を、７つのパラメータに対して設定しました。
###2-5. ブロックデザインの変更点
KeitetsuWorks さんのデザインだと、RJ45 横の LED がデフォルト点灯だったため、Utility Vector Logic でインバータを追加してデフォルト消灯にしました。
(PS から GPIO 操作で、点灯・消灯が制御できます)
それ以外は、そのままにしてあります。
#ハードウェアのエクスポートまで
Constraints に制約ファイル(ebaz4205.xdc)を追加します。
Create HDL Wrapper でトップモジュールを作成します。
Generate Bitstream で、ビルドします。
File - Export - Export Hardware で、ハードウェア情報(ebaz4205_wrapper.xsa)をエクスポートします。
Fixed - Include bitstream の設定で OK です。
出力された ebaz4205_wrapper.xsa を使って、PetaLinux ブートイメージをビルドします。
⇒前回の投稿 1500円ZYNQ基板でPetaLinuxを動作させる(後編:PetaLinux ビルドと EBAZ4205 での動作)
#実際にエクスポートしたサンプル
エクスポートしたハードウェア情報
ebaz4205_wrapper.xsa
#まとめ
EBAZ4205 で PetaLinux 動作のための FPGA デザインを構築して、ハードウェア情報(.xsa)をエクスポートすることができました。